JPH048672Y2 - - Google Patents

Description

【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、高速且つ高分解能を有するアナロ
グ・デジタル変換器の改良技術に関する。

〈従来の技術〉 従来公知のこの種のアナログ・デジタル変換器
としては、例えば特公昭59−19487号「アナロ
グ・デジタル変換器」（以下「従来の技術」とい
う）に記載されたものがある。以下この従来の技
術に記載される内容を、第３図の従来のアナロ
グ・デジタル変換器の構成を示すブロツク線図
と、第４図及び第５図の従来の技術の説明に供す
る図を用いて説明する。

第３図乃至第５図において、１は一方の入力端
に入力アナログ信号e₁が印加されている比較器、
２は比較器１からのオンオフの繰返し信号である
比較信号を入力する逐次比較機能を有する例えば
マイクロコンピユータから成るプロセツサであ
る。このプロセツサ２は、入力ポート２ａ、例え
ばリード・ライトメモリで構成されたデータメモ
リ部２ｂ、演算制御部２ｃ、例えばリード・オン
リーメモリで構成されたプログラムメモリ部２ｄ
及び出力ポート２ｅから成る。このプロセツサ２
において、入力ポート２ａにあつては演算制御部
２ｃからの信号によつて比較信号が読込まれるの
を待機し、データメモリ部２ｂにあつては演算制
御部２ｃからの信号によつて例えば入力ポート２
ａから与えられる信号を一時的に記憶したり演算
結果を記憶したりし、プログラムメモリ部２ｄに
あつては入力アナログ信号e₁をデジタル信号に変
換するための変換手順や演算に必要なデータ等が
予め記憶されていてその内容が演算制御部２ｃか
らの信号によつて読みだされたりし、演算制御部
２ｃにあつては入力ポート２ａに与えられている
比較信号の状態を読込みこれをデータメモリ部２
ｂに書込んだり、プログラムメモリ部２ｄからの
変換手順や演算手順を解読したり、或はここから
読み出したデータやデータメモリ部２ｂから読み
出した信号を使用してデジタル演算を行つたり
し、出力ポート２ｅにあつてはデータメモリ部２
ｂ或は演算制御部２ｃから出力されたデジタル信
号が与えられており演算制御部２ｃからの信号に
よつて以下に詳述するデジタル・アナログ変換器
（以下「DAC」という）にデジタル信号を又同じ
く以下に詳述するデイザ信号発生回路に制御信号
を出力したり等する。３はプロセツサ２からのデ
ジタル信号をアナログ信号eA₁に変換して出力す
るDACである。４は、DAC３の出力側に接続さ
れプロセツサ２からの信号によつてDAC３の出
力をステツプ状に変化させることによりデイザ
（dither）信号を発生する抵抗４ａ及びコンデン
サ４ｂで構成される積分回路と抵抗４ａに並列に
接続されたスイツチＳとで構成され、時間と共に
連続して増大及び／又は減少する一次送れ信号、
鋸状波信号或は三角波信号を総括して呼称しその
振幅幅（最終値）がDAC３の1LSB（Least
Significant Bit）の整数倍に対応したデイザ信
号e_fpを比較器１の他方の入力単に出力するデイ
ザ信号発生回路である。

このように構成したアナログ・デジタル変換器
にあつて、最初は、スイツチＳをオン（閉）とし
てデイザ信号を発生させない状態で逐次比較方式
によるアナログ・デジタル変換動作を行つて第５
図のD₁を求め、この時に第４図のe₁とeA₁との差
e_xが得られ、次ぎにスイツチＳをオフ（開）とし
てDAC３の出力であるアナログ信号eA₁をこの
DAC３の例えば1LSBだけステツプ状に変化させ
てデイザ信号e_fpを発生させて演算制御部２ｃの
一部に設けられた計数カウンタを用いて第４図の
e₁とeA₁とが一致するまでの時間t_xを計数してア
ナログ・デジタル変換動作を行い第５図のD₂を
求める。

従つてプロセツサ２からは、逐次比較モードで
得られたデジタル信号D₁と計数モードで得られ
たデジタル信号D₂とが加えられた、即ち、D₂の
部分だけ分解能が向上した入力アナログ信号e₁に
対応したデジタル信号が入力ポート２ｅから得ら
れることとなる。

〈考案が解決しようとする問題点〉 しかしこの従来のアナログ・デジタル変換器
は、逐次変換方式のハードウエア以外の変換手段
を用いて（計数モード方式を付加して）分解能を
向上させるようにしているが、このようなアナロ
グ値を計数する形式にあつては実現回路上の分解
能・精度の向上は少なく、加えて方式（ソフト）
処理についても１つの回路にあつて処理方式が異
なるので複雑な構造となり易いという問題点があ
る。

本考案は、この従来の技術の問題点に鑑みてな
されたものであつて、分解能向上の基本的手段を
逐次変換方式の延長線上に置き、同一回路・変換
方式を用いて処理回路に新たな回路を付加し、基
本的にはDAC一式で実現できるようにして精
度・分解能の向上をデジタル処理に徹して得るよ
うにし、同一レベルの分解能では上記従来の技術
よりも簡単な構造で容易に向上させることができ
るというアナログ・デジタル変換器を提供するこ
とを目的とする。

〈問題点を解決するための手段〉 上述の目的を達成するための本考案は、入力ア
ナログ信号を逐次比較機能を有るプロセツサを用
いてデジタル信号に変換するアナログ・デジタル
変換器において、プロセツサ２０から逐次出力さ
れるデジタルデータを一時保持し該保持したデジ
タルデータをデジタル・アナログ変換器３に出力
するデータレジスタ５と、前記入力アナログ信号
e1を一方から入力し前記デジタル・アナログ変換
器の出力を他方から入力して第１比較信号を前記
プロセツサに出力する第１比較器１と、前記デジ
タル・アナログ変換器の出力を一時保持するサン
プルホールド回路６からのサンプルホールド信号
SFと前記入力アナログ信号とを入力して加算演
算又は減算演算する演算回路７と、該演算回路の
１倍又はＮ倍の値の出力値と前記デジタル・アナ
ログ変換器の出力の１／Ｎ倍又は１倍の値の信号
とを入力して第２比較信号e3を前記プロセツサに
出力する第２比較器８とから成り、前記プロセツ
サを用いて、第１の逐次変換として前記データレ
ジストの上位桁ビツトにつき該データレジストの
セツト内容を前記第１比較器で入力アナログ信号
と比較して前記プロセツサで逐次比較機能を用い
て状態判定しながら上位全桁を終了させて所望の
データを構築して前記サンプルホールド回路に出
力し、次いで、第２の逐次変換として前記データ
レジストの下位桁ビツトにつき該データレジスト
のセツト内容を１／Ｎ倍又は１倍の値として前記
第２比較器に導き、該第２比較器で、この値と、
前記演算回路からの前記サンプルホールド信号S_F
と前記入力アナログ信号との演算結果とを比較し
該比較結果を前記プロセツサで状態判定しながら
下位全桁を終了させて所望のデータを構築し、該
第２の逐次変換で得られたデータと前記第１の逐
次変換で得られたデータとを加えたデータを前記
プロセツサから得ることを特徴とするものであ
る。

〈実施例〉 以下本考案の実施例を図面に基づき詳細に説明
する。尚、以下の図面において、第３図乃至第５
図と重複する部分は同一番号を付してその説明は
省略する。

第１図は本考案の具体的な実施例を示すアナロ
グ・デジタル変換器のブロツク線図である（尚、
第１図において破線部分は以下に詳述する本考案
の応用実施例を示すものである）。

第１図の実線部分において、２０は入力アナロ
グ信号e₁を一方の入力とする第１比較器（第３図
の比較器であり、ここでは第１比較器として表わ
す）１からの第１比較信号を入力する逐次比較機
能を有する例えばマイクロコンピユータから成る
プロセツサである。このプロセツサ２０は、第１
比較信号を入力する第１比較信号入力インターフ
エイス（以下インターフエイスは「Ｉ／Ｆ」とい
う）２０a₁と、以下に詳述する第２比較信号を入
力する第２比較信号入力Ｉ／Ｆ２０a₂（この２つ
の入力Ｉ／Ｆをまとめて入力ポート２０ａとい
う）と、例えばランダムアクセスメモリ
（RAM）で構成されたデータメモリ部２０ｂと、
演算制御部（CPU）２０ｃと、例えばリード・
オンリーメモリ（ROM）で構成されたプログラ
ムメモリ部２０ｄと、演算結果や制御信号等を出
力する出力ポート２０ｅとから成る。このプロセ
ツサ２０において、入力ポート２０ａにあつては
演算制御部２０ｃからの信号によつて第１比較信
号、第２比較信号が読込まれるのを待機し、デー
タメモリ部２０ｂにあつては演算制御部２０ｃか
らの信号によつて例えば入力ポート２０ａから与
えられる信号を一時的に記憶したり演算結果を記
憶したりし、プログラムメモリ部２０ｄにあつて
は入力アナログ信号e₁をデジタル信号に変換する
ための変換手順や演算に必要なデータ等が予め記
憶されていてその内容が演算制御部２０ｃからの
信号によつて読みだされたりし、演算制御部２０
ｃにあつては入力ポート２０ａに与えられている
第１、２比較信号の状態を読込みこれをデータメ
モリ部２０ｂに書込んだり、またプログラムメモ
リ部２０ｄからの変換手順や演算手順を解読した
り、或はここから読みだしたデータやデータメモ
リ部２０ｂから読みだした信号を使用してデジタ
ル演算を行つたりし、出力ポート２０ｅにあつて
はデータメモリ部２０ｂ或は演算制御部２０ｃか
ら出力されたデジタル信号が与えられており演算
制御部２０ｃからの信号によつて以下に詳述する
データレジスタにデジタル信号を出力したり、同
じく以下に詳述する各回路に制御信号を出力した
りする。５はプロセツサ２０から逐次出力される
デジタルデータを一時保持した後にDAC３に出
力するデータレジスタである。６はDAC３から
のアナログ信号eA₂を一時保持するサンプルホー
ルド回路、７はサンプルホールド回路６からのサ
ンプルホールド信号S_Fと入力アナログ信号e₁とを
入力して加算演算又は減算演算する演算回路であ
る。８は、演算回路７の１倍の出力値e₂を一方か
ら入力し、DAC３からのアナログ信号を１／Ｎ
倍の値（但し、ＮはDAC３の分解能〈ｎビツト〉
で決まり、Ｎ＝2ⁿとなる。）に割算器９を介して
得た割算信号e_Nを他方から入力してこれ等e₂とe_N
とを比較し、プロセツサ２０に第２比較信号e₃を
出力する第２比較器である。

第２図は第１図の動作を示すフローシートであ
る。

以下、第１図及び第２図を用いて本考案の動作
を詳細に説明する。

第２図のＸで示される最初の逐次変換動作（第
５図D₁部分に相当する値を求める動作）は、従
来の技術の逐次変換モード時と同様となる。即
ち、最初データレジスト５の最上桁・ｎビツト目
が“１”にセツトされる。これによりデータレジ
スタ５の全容量の50％に相当するデジタル量がセ
ツトされる。このデータレジスト５の内容が
DAC３に出力されて、デジタル量がアナログ量
に変換され、アナログ信号eA₂が第１比較器１の
他方の入力端に加えられて入力アナログ信号e₁と
比較される。プロセツサ２０は制御信号を第１比
較器１に出力してこの第１比較器１からの第１比
較信号を読込み込んでその状態を判定する。例え
ばe₁＜eA₂即ち第１比較信号が“０”の状態であ
ればデータレジスト５の最上桁ビツトの“１”を
リセツトする（e₁＞eA₂即ち比較信号が“１”の
状態であればデータレジスト５の最上桁ビツトの
“１”をセツトする）。次にこのデータレジスタ５
が全ての桁を終了したか否か（最小ビツトまで分
解し得たか否か）を判定し、終了していない時に
は、上位桁ビツトに対して１／２の重みを持つ次
の桁を“１”にセツトする。これによりデータレ
ジスタ５の内容に全容量の25％若しくは75％に相
当するデジタル信号がセツトされたことになる。
その上で上記したと同様の逐次比較動作が行われ
る。このデータレジスタ５の全ての桁が終了する
まで繰返される。全桁終了すると今まで構築され
たデータレジスタ５の変換データ（デジタルデー
タ値）はDAC３でアナロク値に変換されてプロ
セツサ２０からの制御信号によりホールド回路６
にサンプルホールドされる（この時プロセツサ２
０内のRAM２０ｂには逐次更新された同様のデ
ータが記憶されている）。この時点でデータレジ
スタ５の全桁は“０”となる。

次に第２図のＹで示される逐次変換動作が以下
継続して行われ、第５図のD₂部分に相当する部
分が求められる。

即ち、データレジスト５の最上桁・ｎビツト目
が“１”にセツトされる。このデータレジスト５
の内容がDAC３に出力されて、デジタル量がア
ナログ量に変換される。この変換されたアナログ
量のアナログ信号を第２アナロク信号eA₃とす
る。この第２アナログ信号eA₃は割算器９に導か
れて１／Ｎ＝１／2ⁿ倍の値に割算された上で割算
信号e_Nとして第２比較器８の他方から入力する。
一方、サンプルホールド回路６からのサンプルホ
ールド信号S_Fは、演算回路７において入力アナロ
グ信号e₁と例えば減算演算され、減算結果（１倍
の出力値）が出力値e₂として第２比較器８の一方
に入力している。従つて、第２比較器８において
は、割算信号e_Nと減算結果が出力値e₂とが比較さ
れ、プロセツサ２０からの制御信号に基づいて第
２比較信号e₃をプロセツサ２０に出力する。プロ
セツサ２０は第２比較器８からの第２比較信号e₃
を読込み込んだらその状態を判定する。例えばe₂
＜e_N即ち第２比較信号が“０”の状態であればデ
ータレジスト５の最上桁ビツトの“１”をリセツ
トする（e₂＞e_N即ち比較信号が“１”の状態であ
ればデータレジスト５の最上桁ビツトの“１”を
セツトする）。次にこのデータレジスタ５が全て
の桁を終了したか否か（最小ビツトまで分解し得
たか否か）を判定し、終了していない時には、上
位桁ビツトに対して1/2の重みを持つ次の桁を
“１”にセツトする。これによりデータレジスタ
５の内容に全容量の25％若しくは75％に相当する
デジタル信号がセツトされたことになる。以下同
様の逐次比較が上記したと同様にして行われる。
この動作は、データレジスタ５の全ての桁が終了
するまで繰返される。全桁終了するとデータレジ
タ５の変換データ（デジタル値、第５図D₂に相
当する部分）、即ち、プロセツサ２０のRAM２
０ｂには、最初の逐次比較モードで得られたデジ
タル信号と今回得られたデジタル値とを加えたデ
ジタル値が得られることとなる。従つて、後から
行なわれた逐次比較によるデジタル値だけ分解能
が向上したこととなり、より入力アナログ信号e₁
に対応した高分解能のデジタル信号を得ることが
できるものである。

ところで、本考案は第１図に限定されるもので
はない。例えば、演算回路７の出力値をＮ倍の出
力値（尚、本考案においては、演算回路７の出力
値をＮ倍とする回路を付加する場合と、演算回路
でＮ倍とした演算値を出力する場合のいずれの場
合をも含むものとする）として第２比較器８の一
方から入力し、DAC３からの第２アナログ信号
eA₃の値を割算器９を介することなく１倍の値の
まま第２比較回路８の他方から入力するような構
成としてもよい。又、第１図に破線で示すよう
に、第１比較器１の前断にプロセツサ２０の制御
信号で切替制御される切替要素SWを設け、入力
アナログ信号e₁を切替要素SWのα−βを経由し
て第１第１比較器１に導くようにし、サンプルホ
ールド信号S_Fをこの切替要素SWγ−βを経由し
て第１比較器１に導くように構成することで、演
算器７の基準入力となるサンプルホールド信号S_F
の値をチエツクすることができる。このようにす
ると、サンプルホールド回路６におけるドリフ
ト／ソフセツト等によりプロセツサ２０の指令に
対しての相違がある恐れがある場合等の問題点を
解消することができる。

〈考案の効果〉 以上、実施例と共に具体的に本考案を説明した
ように、本考案のアナログ・デジタル変換器によ
れば、以下のような効果を得ることができる。

： DACは必要とする分解能の１／2ⁿでよい
ため、低価格のものを用いることができる。

： 少しの部品（回路）の追加で分解能を倍増
させた高分解能のアナログ・デジタル変換器を
実現できる。

： ハードの負担をソフト化しているために安
価なアナログ・デジタル変換器を提供できる。

： ソフトウエアに融通性があるので、使用方
法に自由度があるアナログ・デジタル変換器を
実現できる。

【図面の簡単な説明】

第１図は本考案の具体的な実施例を示すアナロ
グ・デジタル変換器のブロツク線図、第２図は第
１図の動作を示すフローシート、第３図は従来の
アナログ・デジタル変換器の構成を示すブロツク
線図、第４図及び第５図の従来の技術の説明に供
する図である。 １……比較器（第１比較器）、２，２０……プ
ロセツサ、３……デジタル・アナログ変換器
（DAC）、５……データレジスタ、６……サンプ
ルホールド回路、７……演算回路、８……第２比
較器。

Claims (1)

【実用新案登録請求の範囲】
1. 入力アナログ信号を逐次比較機能を有るプロセ
   ツサを用いてデジタル信号に変換するアナログ・
   デジタル変換器において、プロセツサ２０から逐
   次出力されるデジタルデータを一時保持し該保持
   したデジタルデータをデジタル・アナログ変換器
   ３に出力するデータレジスタ５と、前記入力アナ
   ログ信号e1を一方から入力し前記デジタル・アナ
   ログ変換器の出力を他方から入力して第１比較信
   号を前記プロセツサに出力する第１比較器１と、
   前記デジタル・アナログ変換器の出力を一時保持
   するサンプルホールド回路６からのサンプルホー
   ルド信号SFと前記入力アナログ信号とを入力し
   て加算演算又は減算演算する演算回路７と、該演
   算回路の１倍又はＮ倍の値の出力値と前記デジタ
   ル・アナログ変換器の出力の１／Ｎ倍又は１倍の
   値の信号とを入力して第２比較信号e3を前記プロ
   セツサに出力する第２比較器８とから成り、前記
   プロセツサを用いて、第１の逐次変換として前記
   データレジストの上位桁ビツトにつき該データレ
   ジストのセツト内容を前記第１比較器で入力アナ
   ログ信号と比較して前記プロセツサで逐次比較機
   能を用いて状態判定しながら上位全桁を終了させ
   て所望のデータを構築して前記サンプルホールド
   回路に出力し、次いで、第２の逐次変換として前
   記データレジストの下位桁ビツトにつき該データ
   レジストのセツト内容を１／Ｎ倍又は１倍の値と
   して前記第２比較器に導き、該第２比較器で、こ
   の値と、前記演算回路からの前記サンプルホール
   ド信号S_Fと前記入力アナログ信号との演算結果と
   を比較し該比較結果を前記プロセツサで状態判定
   しながら下位全桁を終了させて所望のデータを構
   築し、該第２の逐次変換で得られたデータと前記
   第１の逐次変換で得られたデータとを加えたデー
   タを前記プロセツサから得ることを特徴とするア
   ナログ・デジタル変換器。