JPH0485833A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0485833A JPH0485833A JP2199755A JP19975590A JPH0485833A JP H0485833 A JPH0485833 A JP H0485833A JP 2199755 A JP2199755 A JP 2199755A JP 19975590 A JP19975590 A JP 19975590A JP H0485833 A JPH0485833 A JP H0485833A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関するものであり
、特に、イオン注入による絶縁膜の静電破壊を起こしに
くくできる半導体装置の製造方法に関するものである。
、特に、イオン注入による絶縁膜の静電破壊を起こしに
くくできる半導体装置の製造方法に関するものである。
［従来の技術］
ＣＭＯ３は、ｎＭＯＳトランジスタと９ＭＯｓトランジ
スタとを備えている。ｎＭＯｓ）ランジスタのゲート電
極の材料、ｐＭＯ３）ランジスタのゲート電極の材料は
、ともに、ｎ１ポリシリコンが使われてきた。理由は次
の２つである。
スタとを備えている。ｎＭＯｓ）ランジスタのゲート電
極の材料、ｐＭＯ３）ランジスタのゲート電極の材料は
、ともに、ｎ１ポリシリコンが使われてきた。理由は次
の２つである。
■ ゲート電極の材料を同じにした方が、プロセスを簡
略化できる。
略化できる。
■ ９ＭＯｓトランジスタの移動度は、もともと小さい
。ｐＭＯｌランジスタのゲート電極の材料をｎ０ポリシ
リコンにすることにより、チャネルは埋込チャネルとな
る。埋込チャネルは、表面チャネルに比べ、移動度が大
きい。
。ｐＭＯｌランジスタのゲート電極の材料をｎ０ポリシ
リコンにすることにより、チャネルは埋込チャネルとな
る。埋込チャネルは、表面チャネルに比べ、移動度が大
きい。
第２図は、ｎＭＯＳトランジスタのゲート電極の材料、
９ＭＯｓトランジスタのゲート電極の材料が、ともに、
ｎ＋ポリシリコンであるＣＭＯ３の断面図である。
９ＭＯｓトランジスタのゲート電極の材料が、ともに、
ｎ＋ポリシリコンであるＣＭＯ３の断面図である。
シリコン基板１中には、ｎウェル３とｐウェル５とがあ
る。ｎウェル３に形成されるトランジスタは、９ＭＯｓ
トランジスタ４である。ｐウェル５に形成されるトラン
ジスタは、ｎＭＯＳトランジスタロである。シリコン基
板１の主表面には、フィールド酸化膜７が形成されてい
る。ｎウェル３上の素子形成領域とｎウェル５上の素子
形成領域とは、フィールド酸化膜７によって電気的に分
離されている。
る。ｎウェル３に形成されるトランジスタは、９ＭＯｓ
トランジスタ４である。ｐウェル５に形成されるトラン
ジスタは、ｎＭＯＳトランジスタロである。シリコン基
板１の主表面には、フィールド酸化膜７が形成されてい
る。ｎウェル３上の素子形成領域とｎウェル５上の素子
形成領域とは、フィールド酸化膜７によって電気的に分
離されている。
ｎウェル３の表面近傍には、ｎ型不純物領域９が間を隔
てて形成されている。ｎ型不純物領域９の一方がソース
で、他方がドレインである。ｎ型不純物領域９の一方と
他方との間には、ｐ型埋込層１１が形成されている。
てて形成されている。ｎ型不純物領域９の一方がソース
で、他方がドレインである。ｎ型不純物領域９の一方と
他方との間には、ｐ型埋込層１１が形成されている。
ｎ型不純物領域９の一方と他方との間にあるｎウェル３
上には、ゲート酸化膜１３が形成されている。ゲート酸
化膜１３上には、ゲート電極１５が形成されている。ゲ
ート電極１５は、ｎ３ポリシリコンからできている。
上には、ゲート酸化膜１３が形成されている。ゲート酸
化膜１３上には、ゲート電極１５が形成されている。ゲ
ート電極１５は、ｎ３ポリシリコンからできている。
ｐウェル５の表面近傍には、ｎ型不純物領域１７が間を
隔てて形成されている。ｎ型不純物領域１７の一方がソ
ースで、他方がドレインである。
隔てて形成されている。ｎ型不純物領域１７の一方がソ
ースで、他方がドレインである。
ｎ型不純物領域１７の一方と他方との間にあるｎウェル
５上には、ゲート酸化膜１９が形成されている。ゲート
酸化膜１９上には、ゲート電極２１が形成されている。
５上には、ゲート酸化膜１９が形成されている。ゲート
酸化膜１９上には、ゲート電極２１が形成されている。
ゲート電極２１は、ｎ＋ポリシリコンからできている。
これで、このＣＭＯ８の構造の説明を終わる。
ＭＯＳトランジスタの微細化により、チャネル長は短く
なってきている。チャネル長とは、ソースとドレインと
の間の距離のことである。第２図に示すＣＭＯ３のｐＭ
Ｏ８）ランジスタ４とｎＭｏ５トランジスタ６とを比較
すると、チャネル長が短くなると、ｐＭＯＳトランジス
タ４はｎＭＯＳトランジスタ６に比べ、パンチスルーじ
やすくなる。原因はｐ型埋込層１１である。パンチスル
ーは、ｐ型埋込層１１を通してする。
なってきている。チャネル長とは、ソースとドレインと
の間の距離のことである。第２図に示すＣＭＯ３のｐＭ
Ｏ８）ランジスタ４とｎＭｏ５トランジスタ６とを比較
すると、チャネル長が短くなると、ｐＭＯＳトランジス
タ４はｎＭＯＳトランジスタ６に比べ、パンチスルーじ
やすくなる。原因はｐ型埋込層１１である。パンチスル
ーは、ｐ型埋込層１１を通してする。
ｐＭｏＳトランジスタ４のゲート電極１５の材料を、ｐ
０ポリシリコンにすると、パンチスルーしにくくなる。
０ポリシリコンにすると、パンチスルーしにくくなる。
ゲート電極１５の材料をｐ＋ポリシリコンにすると、ｐ
ＭＯｓＭＯＳトランジスタャネルは、表面チャネルとな
る。チャネルが表面チャネルだと、ｐ型埋込層１１が不
要となるからである。
ＭＯｓＭＯＳトランジスタャネルは、表面チャネルとな
る。チャネルが表面チャネルだと、ｐ型埋込層１１が不
要となるからである。
第３図は、ｎＭＯｓＭＯＳトランジスタト電極の材料に
ｎ１ポリシリコンを使い、ｐＭＯＳトランジスタのゲー
ト電極の材料にｐ３ポリシリコンを使ったＣＭＯＳの断
面図である。このＣＭＯＳは、デュアルゲート（Ｄｕａ
ｌ Ｇａｔｅ）ＣＭＯ８と呼ばれている。第２図中の
符号が示す部分と同一の部分については、同一符号とす
ることにより、説明を省略する。第３図に示すＣＭＯ９
が、第２図に示すＣＭＯ８と違うところは次の２つであ
る。
ｎ１ポリシリコンを使い、ｐＭＯＳトランジスタのゲー
ト電極の材料にｐ３ポリシリコンを使ったＣＭＯＳの断
面図である。このＣＭＯＳは、デュアルゲート（Ｄｕａ
ｌ Ｇａｔｅ）ＣＭＯ８と呼ばれている。第２図中の
符号が示す部分と同一の部分については、同一符号とす
ることにより、説明を省略する。第３図に示すＣＭＯ９
が、第２図に示すＣＭＯ８と違うところは次の２つであ
る。
■ ゲート電極１５の材料をｐ＋ポリシリコンにしたこ
と。
と。
■ ｐ型埋込層がないこと。
次に、第３図に示すデュアルゲー）ＣＭＯ３の製造方法
を、第４Ａ図から第４Ｄ図を用いて説明する。
を、第４Ａ図から第４Ｄ図を用いて説明する。
第４Ａ図に示すように、シリコン基板１中にｎ型不純物
を注入し、ｎウェル３を形成する。シリコン基板１中に
ｎ型不純物を注入し、ｐウェル５を形成する。シリコン
基板１の主表面に、フィールド酸化膜７を選択的に形成
する。フィールド酸化膜７の間にあるシリコン基板１の
主表面上に、薄いシリコン酸化膜２３を形成する。シリ
コン基板１の主表面全面に、ポリシリコン膜２５を堆積
する。ポリシリコン膜２５は、ノンドープのポリシリコ
ンである。
を注入し、ｎウェル３を形成する。シリコン基板１中に
ｎ型不純物を注入し、ｐウェル５を形成する。シリコン
基板１の主表面に、フィールド酸化膜７を選択的に形成
する。フィールド酸化膜７の間にあるシリコン基板１の
主表面上に、薄いシリコン酸化膜２３を形成する。シリ
コン基板１の主表面全面に、ポリシリコン膜２５を堆積
する。ポリシリコン膜２５は、ノンドープのポリシリコ
ンである。
第４Ｂ図に示すように、反応性イオンエツチングを用い
て、第４Ａｌｌｌに示すポリシリコン膜２５を選択的に
エツチングし、ゲート電極１５．２１を形成する。反応
性イオンエツチングを用いて、第４Ａ図に示す薄いシリ
コン酸化膜２３を選択的にエツチングし、ゲート酸化膜
１３．１９を形成する。次に、ゲート電極１５．２１の
それぞれの側面にサイドウオール絶縁膜２７を形成する
。
て、第４Ａｌｌｌに示すポリシリコン膜２５を選択的に
エツチングし、ゲート電極１５．２１を形成する。反応
性イオンエツチングを用いて、第４Ａ図に示す薄いシリ
コン酸化膜２３を選択的にエツチングし、ゲート酸化膜
１３．１９を形成する。次に、ゲート電極１５．２１の
それぞれの側面にサイドウオール絶縁膜２７を形成する
。
シリコン基板１の主表面の全面上に、レジスト２９を堆
積し、所定のパターニングを施す。レジスト２９、フィ
ールド酸化膜７およびゲート電極１５をマスクとして、
ｎウェル３中にＢｏまたはＢＦ２＋をイオン注入する。
積し、所定のパターニングを施す。レジスト２９、フィ
ールド酸化膜７およびゲート電極１５をマスクとして、
ｎウェル３中にＢｏまたはＢＦ２＋をイオン注入する。
このイオンはソース／ドレイン形成に使う。このイオン
は、ゲート電極１５にも注入される。これにより、ゲー
ト電極１５はｐ＋ポリシリコンとなる。
は、ゲート電極１５にも注入される。これにより、ゲー
ト電極１５はｐ＋ポリシリコンとなる。
第４Ｃ図に示すように、第４Ｂ図中に示すレジスト２９
を除去する。シリコン基板１の全面上に、レジスト３１
を堆積し、所定のバターニングを施す。レジスト３１．
フィールド酸化膜７およびゲート電極２１をマスクとし
て、ｐウェル５中にＡＳ＋をイオン注入する。このイオ
ンは、ソース／ドレイン形成に使う。このイオンは、ゲ
ート電極２１にも注入される。これにより、ゲート電極
２１はｎゝポリシリコンとなる。レジスト３１を除去す
る。
を除去する。シリコン基板１の全面上に、レジスト３１
を堆積し、所定のバターニングを施す。レジスト３１．
フィールド酸化膜７およびゲート電極２１をマスクとし
て、ｐウェル５中にＡＳ＋をイオン注入する。このイオ
ンは、ソース／ドレイン形成に使う。このイオンは、ゲ
ート電極２１にも注入される。これにより、ゲート電極
２１はｎゝポリシリコンとなる。レジスト３１を除去す
る。
第４Ｄ図に示すように、注入したイオンを熱拡散するこ
とより、ｐ型不純物領域９、ｎ型不純物領域１７を形成
する。次に、ｐ型不純物領域９上、ゲート電極１５上、
ｎ型不純物領域１７上、ゲート電極２１上に、それぞれ
、サリサイド３３．３５．３７．３９を形成する。以上
で、第３図に示すデュアルゲートＣＭＯ３の製造工程が
終了する。
とより、ｐ型不純物領域９、ｎ型不純物領域１７を形成
する。次に、ｐ型不純物領域９上、ゲート電極１５上、
ｎ型不純物領域１７上、ゲート電極２１上に、それぞれ
、サリサイド３３．３５．３７．３９を形成する。以上
で、第３図に示すデュアルゲートＣＭＯ３の製造工程が
終了する。
ＣＭＯ８をインバータ回路に用いた場合、第４Ｄ図に示
すゲート電極１５とゲート電極２１とは、ポリシリコン
膜（図示せず）によって電気的に接続される。第５図は
、ＣＭＯＳインバータ回路の回路図である。太い線で表
わしている配線に、ポリシリコン膜を用いている。第４
Ｄ図に示すサリサイドは、このポリシリコン膜上にも形
成されている。ポリシリコン膜上に、サリサイドを形成
する理由を以下説明する。
すゲート電極１５とゲート電極２１とは、ポリシリコン
膜（図示せず）によって電気的に接続される。第５図は
、ＣＭＯＳインバータ回路の回路図である。太い線で表
わしている配線に、ポリシリコン膜を用いている。第４
Ｄ図に示すサリサイドは、このポリシリコン膜上にも形
成されている。ポリシリコン膜上に、サリサイドを形成
する理由を以下説明する。
第６図は、ｎ＋ポリシリコン４１とｐ０ポリシリコン４
３との接合部の断面図である。ｎ９ポリシリコン４１と
ｐ“ポリシリコン４３とは、導電型が異なるため、接合
部はｐｎ接合となる。このため、ｎ“ポリシリコン４１
とｐ′″ポリシリコン４３との間に電圧を印加すると、
第７図に示すように整流性を示す。
３との接合部の断面図である。ｎ９ポリシリコン４１と
ｐ“ポリシリコン４３とは、導電型が異なるため、接合
部はｐｎ接合となる。このため、ｎ“ポリシリコン４１
とｐ′″ポリシリコン４３との間に電圧を印加すると、
第７図に示すように整流性を示す。
第８図は、ｎ＋ポリシリコン４１とｐ＋ポリシリコン４
３との接合部の断面図である。ｎ０ポリシリコン４１お
よびｐ４ポリシリコン４３の上には、シリサイド４５が
形成されている。ｎ＋ポリシリコン４１とｐ“ポリシリ
コン４３との間に電圧を印加すると、シリサイド４５の
存在によって、第９図に示すように、オーミック性を示
す。配線がオーミック性を有するということは、重要な
ことである。
３との接合部の断面図である。ｎ０ポリシリコン４１お
よびｐ４ポリシリコン４３の上には、シリサイド４５が
形成されている。ｎ＋ポリシリコン４１とｐ“ポリシリ
コン４３との間に電圧を印加すると、シリサイド４５の
存在によって、第９図に示すように、オーミック性を示
す。配線がオーミック性を有するということは、重要な
ことである。
ところで、半導体装置の集積化により、ＭＯＳトランジ
スタは微細化している。このため、チャネル長は短くな
っている。チャネル長が短くなると、ＭＯＳトランジス
タの特性が劣化する。これをショートチャネル効果とい
う。先程説明したパンチスルーも、ショートチャネル効
果の１つである。ショートチャネル効果に対する対策の
１つとして、ゲート酸化膜を薄膜化することがある。た
とえば、チャネル長が０．５μｍ以下になると、ゲート
酸化膜の膜厚を１００Ａ以下とする。
スタは微細化している。このため、チャネル長は短くな
っている。チャネル長が短くなると、ＭＯＳトランジス
タの特性が劣化する。これをショートチャネル効果とい
う。先程説明したパンチスルーも、ショートチャネル効
果の１つである。ショートチャネル効果に対する対策の
１つとして、ゲート酸化膜を薄膜化することがある。た
とえば、チャネル長が０．５μｍ以下になると、ゲート
酸化膜の膜厚を１００Ａ以下とする。
ゲート酸化膜が破壊する原因の１つとして、静電破壊が
ある。ゲート酸化膜の厚みが薄くなるほど、静電破壊が
起こりやすくなる。静電破壊について、以下説明する。
ある。ゲート酸化膜の厚みが薄くなるほど、静電破壊が
起こりやすくなる。静電破壊について、以下説明する。
第１０図は、ＭＯＳトランジスタの拡大図である。シリ
コン基板４７の主表面上には、フィールド酸化膜４９が
間を隔てて形成されている。シリコン基板４７の主表面
上には、ゲート酸化膜５１が形成されている。ゲート酸
化膜５１の上には、ゲート電極５３が形成されている。
コン基板４７の主表面上には、フィールド酸化膜４９が
間を隔てて形成されている。シリコン基板４７の主表面
上には、ゲート酸化膜５１が形成されている。ゲート酸
化膜５１の上には、ゲート電極５３が形成されている。
ゲート電極５３の両側面には、サイドウオール絶縁膜５
５が形成されている。
５が形成されている。
ゲート電極５１をマスクとして、ソース／ドレインを形
成する場合、イオンはゲート電極５３中にも注入される
。イオンは、キャパシタ（ゲート電極５３−ゲート酸化
膜５１−シリコン基板４７）に蓄積される。電荷がこの
キャパシタの容量を超えた場合、ゲート電極５３とシリ
コン基板４７との間に、八で示す電流が流れる。電流が
流れることにより、ゲート酸化膜５１は導電性を帯びる
。
成する場合、イオンはゲート電極５３中にも注入される
。イオンは、キャパシタ（ゲート電極５３−ゲート酸化
膜５１−シリコン基板４７）に蓄積される。電荷がこの
キャパシタの容量を超えた場合、ゲート電極５３とシリ
コン基板４７との間に、八で示す電流が流れる。電流が
流れることにより、ゲート酸化膜５１は導電性を帯びる
。
ゲート酸化膜５１が導電性を帯びると、ゲート酸化膜の
役目を果たさなくなる。
役目を果たさなくなる。
ゲート電極の材料が、ドープドポリシリコンのときの方
が、ノンドープポリシリコンのときよりも、静電破壊が
起こりにくい。これを実験結果に基づいて説明する。
が、ノンドープポリシリコンのときよりも、静電破壊が
起こりにくい。これを実験結果に基づいて説明する。
第１１図は、ゲート電極がノンドープポリシリコンの場
合におけるゲート電極の電界と静電破壊の頻度との関係
を示すグラフを表わす図である。
合におけるゲート電極の電界と静電破壊の頻度との関係
を示すグラフを表わす図である。
ゲート電極の膜厚を、３５００人にした。ゲート酸化膜
の膜厚を、１００人にした。ゲート電極に注入するイオ
ンを、Ａｓ” とした。注入エネルギを５０ＫｅＶにし
た。ビーム電流を１ｍＡにした。
の膜厚を、１００人にした。ゲート電極に注入するイオ
ンを、Ａｓ” とした。注入エネルギを５０ＫｅＶにし
た。ビーム電流を１ｍＡにした。
注入量を４Ｘ１０１５／ｃｍ２にした。グラフの縦軸は
、静電破壊の頻度である。横軸はゲート電極の電界であ
る。
、静電破壊の頻度である。横軸はゲート電極の電界であ
る。
第１２図は、ゲート電極がドープドポリシリコンの場合
におけるゲート電極の電界と静電破壊の頻度との関係を
示すグラフを表わす図である。条件は、ゲート電極の材
料がドープドポリシリコンである以外は、すべて先程と
同じである。
におけるゲート電極の電界と静電破壊の頻度との関係を
示すグラフを表わす図である。条件は、ゲート電極の材
料がドープドポリシリコンである以外は、すべて先程と
同じである。
第１１図と第１２図とを比べればわかるように、ゲート
電極の材料がドープドポリシリコンのときの方が、ノン
ドープポリシリコンのときよりも、ゲート電極の電界を
強くしなければ、静電破壊しない。したがって、イオン
注入の際の静電破壊は、ノンドープポリシリコンよりも
ドープドポリシリコンのときの方が起こりにくい。
電極の材料がドープドポリシリコンのときの方が、ノン
ドープポリシリコンのときよりも、ゲート電極の電界を
強くしなければ、静電破壊しない。したがって、イオン
注入の際の静電破壊は、ノンドープポリシリコンよりも
ドープドポリシリコンのときの方が起こりにくい。
［発明が解決しようとする課題］
従来のデュアルゲートＣＭＯ８においては、第４Ｂ図、
第４Ｃ図に示すように、ノンドープポリシリコンである
ゲート電極１５．２１にイオンを注入することにより、
ゲート電極１５をｐ＋ポリシリコンにし、ゲート電極２
１をｎ３ポリシリコンにしている。このため、ゲート電
極１５．２１にイオン注入した際におけるゲート酸化膜
１３．１９の静電破壊が問題となっていた。
第４Ｃ図に示すように、ノンドープポリシリコンである
ゲート電極１５．２１にイオンを注入することにより、
ゲート電極１５をｐ＋ポリシリコンにし、ゲート電極２
１をｎ３ポリシリコンにしている。このため、ゲート電
極１５．２１にイオン注入した際におけるゲート酸化膜
１３．１９の静電破壊が問題となっていた。
この発明は、このような従来の問題を解決するためにな
されたものである。この発明の目的は、ゲート酸化膜の
静電破壊が起こりにくい半導体装置の製造方法を提供す
ることである。
されたものである。この発明の目的は、ゲート酸化膜の
静電破壊が起こりにくい半導体装置の製造方法を提供す
ることである。
［課題を解決するための手段］
この発明に従った半導体装置の製造方法は、導電性部材
上に、絶縁膜を堆積する工程と、絶縁膜の上に、ポリシ
リコンまたはアモルファスシリコンのうち、少なくとも
いずれか一方を含む第１導電膜を堆積する工程と、第１
導電膜の上に、第１導電膜より導電性が高い第２導電膜
を堆積する工程と、第２導電膜を通して、第１導電膜に
イオンを注入する工程と、を備えている。
上に、絶縁膜を堆積する工程と、絶縁膜の上に、ポリシ
リコンまたはアモルファスシリコンのうち、少なくとも
いずれか一方を含む第１導電膜を堆積する工程と、第１
導電膜の上に、第１導電膜より導電性が高い第２導電膜
を堆積する工程と、第２導電膜を通して、第１導電膜に
イオンを注入する工程と、を備えている。
［作用コ
この発明に従った半導体装置の製造方法は、絶縁膜の上
に、ポリシリコンまたはアモルファスシリコンのうち、
少なくともいずれか一方を含む第１導電膜を堆積する。
に、ポリシリコンまたはアモルファスシリコンのうち、
少なくともいずれか一方を含む第１導電膜を堆積する。
第１導電膜の上に、第１導電膜より導電性が高い第２導
電膜を堆積する。そして、第２導電膜を通して、第１導
電膜にイオンを注入する。先程説明したように、導電膜
の導電性が高いほど、下にある絶縁膜は静電破壊しにく
い。このため、第１導電膜に直接イオン注入するよりも
、絶縁膜の静電破壊が起こりにくくなる。
電膜を堆積する。そして、第２導電膜を通して、第１導
電膜にイオンを注入する。先程説明したように、導電膜
の導電性が高いほど、下にある絶縁膜は静電破壊しにく
い。このため、第１導電膜に直接イオン注入するよりも
、絶縁膜の静電破壊が起こりにくくなる。
［実施例コ
この発明に従った半導体装置の製造方法の一実施例を、
第１Ａ図から第１Ｆ図を用いて説明する。
第１Ａ図から第１Ｆ図を用いて説明する。
第１Ａ図は、ゲート電極７１．７７形成後のシリコン基
板６１の断面図である。シリコン基板６１中には、ｎウ
ェル６３、ｐウェル６５が形成されている。シリコン基
板６１の主表面には、フィールド酸化膜６７が選択的に
形成されている。ｎウェル６３上には、ゲート酸化膜６
９が形成されている。ゲート酸化膜６９の上には、ゲー
ト電極７１が形成されている。ゲート電極７１の両側面
には、サイドウオール絶縁膜７３が形成されている。
板６１の断面図である。シリコン基板６１中には、ｎウ
ェル６３、ｐウェル６５が形成されている。シリコン基
板６１の主表面には、フィールド酸化膜６７が選択的に
形成されている。ｎウェル６３上には、ゲート酸化膜６
９が形成されている。ゲート酸化膜６９の上には、ゲー
ト電極７１が形成されている。ゲート電極７１の両側面
には、サイドウオール絶縁膜７３が形成されている。
ｐウェル６５上には、ゲート酸化膜７５が形成されてい
る。ゲート酸化膜７５の上には、ゲート電極７７が形成
されている。ゲート電極７７の両側面には、サイドウオ
ール絶縁膜７９が形成されている。シリコン基板６１の
主表面全面には、Ｔｉ膜８１が堆積している。Ｔｉ膜８
１は、スパッタリングを用いて形成した。
る。ゲート酸化膜７５の上には、ゲート電極７７が形成
されている。ゲート電極７７の両側面には、サイドウオ
ール絶縁膜７９が形成されている。シリコン基板６１の
主表面全面には、Ｔｉ膜８１が堆積している。Ｔｉ膜８
１は、スパッタリングを用いて形成した。
第１Ｂ図に示すように、ランプアニーラによって、第１
Ａ図に示すＴｉ膜８１を熱処理した。雰囲気はＮ２、温
度は７００℃、時間は３０秒であった。この処理によっ
て、下層のＴｉのうち、シリコン基板６１上およびゲー
ト電極７１．７７上にあるＴｉは、Ｓｔと反応し、Ｔｉ
Ｓｉｘ８４に変化した。’ｌ”１ｓｉｘ８４は、Ｔｉと
Ｓｉの化合物であり、混晶状態にある。他のＴｉは窒化
され、ＴｉＮ８６に変化した。
Ａ図に示すＴｉ膜８１を熱処理した。雰囲気はＮ２、温
度は７００℃、時間は３０秒であった。この処理によっ
て、下層のＴｉのうち、シリコン基板６１上およびゲー
ト電極７１．７７上にあるＴｉは、Ｓｔと反応し、Ｔｉ
Ｓｉｘ８４に変化した。’ｌ”１ｓｉｘ８４は、Ｔｉと
Ｓｉの化合物であり、混晶状態にある。他のＴｉは窒化
され、ＴｉＮ８６に変化した。
第１Ｃ図に示すように、シリコン基板６１の主表面全面
に、レジスト８５を形成し、所定のパタニングを施した
。レジスト８５、フィールド酸化膜６７およびゲート電
極７１をマスクとして、シリコン基板６１にＢ＋をイオ
ン注入した。このイオンで、ソース／ドレインを形成し
た。注入エネルギは、５０ＫｅＶであった。ドーズ量は
、１ｘｌＯ”／ｃｍ２であった。ビーム電流は、１ｍＡ
程度にした。なお、Ｂ＋の代わりに、ＢＦ２を用いても
よい。また、注入エネルギは、Ｔｉ膜厚によって変える
必要がある。
に、レジスト８５を形成し、所定のパタニングを施した
。レジスト８５、フィールド酸化膜６７およびゲート電
極７１をマスクとして、シリコン基板６１にＢ＋をイオ
ン注入した。このイオンで、ソース／ドレインを形成し
た。注入エネルギは、５０ＫｅＶであった。ドーズ量は
、１ｘｌＯ”／ｃｍ２であった。ビーム電流は、１ｍＡ
程度にした。なお、Ｂ＋の代わりに、ＢＦ２を用いても
よい。また、注入エネルギは、Ｔｉ膜厚によって変える
必要がある。
第１Ｄ図に示すように、シリコン基板６１の主表面全面
に、レジスト８３を形成し、所定のパターニングを施し
た。レジスト８３、フィールド酸化膜６７およびゲート
電極７７をマスクとして、シリコン基板６１にＡｓ＋を
イオン注入した。このイオンで、ソース／ドレインを形
成した。注入エネルギは、１００ＫｅＶであった。ドー
ズ量は、４×１０１５／Ｃｍ２であった。ビーム電流は
、１ｍＡ程度にした。なお、注入エネルギは、Ｔｉ膜厚
によって変える必要がある。
に、レジスト８３を形成し、所定のパターニングを施し
た。レジスト８３、フィールド酸化膜６７およびゲート
電極７７をマスクとして、シリコン基板６１にＡｓ＋を
イオン注入した。このイオンで、ソース／ドレインを形
成した。注入エネルギは、１００ＫｅＶであった。ドー
ズ量は、４×１０１５／Ｃｍ２であった。ビーム電流は
、１ｍＡ程度にした。なお、注入エネルギは、Ｔｉ膜厚
によって変える必要がある。
次に、シリコン基板６１からレジスト８３を除去した。
そして、ＴｉＮ８６および未反応のＴｉを、硫酸または
過酸化水素を用いて除去した。
過酸化水素を用いて除去した。
第１Ｅ図に示すように、ランプアニーラを用いて、第１
Ｄ図に示す’ｌ’１ｓｉｘ８４を熱処理し、ＴｉＳｉ２
９１にした。’ｌ’１ｓｉ２９１は、結晶学的に安定で
、かつ低抵抗な性質をもつ。なお、雰囲気はＮ２、温度
は８００℃、時間は３０秒であった。
Ｄ図に示す’ｌ’１ｓｉｘ８４を熱処理し、ＴｉＳｉ２
９１にした。’ｌ’１ｓｉ２９１は、結晶学的に安定で
、かつ低抵抗な性質をもつ。なお、雰囲気はＮ２、温度
は８００℃、時間は３０秒であった。
第１Ｆ図に示すように、シリコン基板６１の主表面全面
に、シリコン酸化膜９３を形成した。シリコン酸化膜９
３にコンタクトホールを形成し、アルミニウム配線層９
５とソース／ドレインを電気的に接続した。以上で、こ
の発明に従った半導体装置の製造方法の一実施例が終了
した。
に、シリコン酸化膜９３を形成した。シリコン酸化膜９
３にコンタクトホールを形成し、アルミニウム配線層９
５とソース／ドレインを電気的に接続した。以上で、こ
の発明に従った半導体装置の製造方法の一実施例が終了
した。
なお、この実施例においては、１ｓｔランプアニール後
であって、かつ、ＴｉＮ、未反応Ｔｉを除去する前に、
ソース／ドレイン形成に用いるイオンを注入した。しか
しながら、この発明においてはこれに限定されるわけで
はなく、ＩＳｔランプアニール後であって、かつ、Ｔｉ
Ｎ、未反応Ｔｉ除去後に、ソース／ドレイン形成に用い
るイオンを注入してもよい。また、２ｎｄランプアニル
後に、ソース／ドレイン形成に用いるイオンを注入して
もよい。さらに、Ｔｉ膜を堆積した後であって、かつ、
ＩＳｔランプアニール前に、ソース／ドレイン形成に用
いるイオンを注入してもよい。
であって、かつ、ＴｉＮ、未反応Ｔｉを除去する前に、
ソース／ドレイン形成に用いるイオンを注入した。しか
しながら、この発明においてはこれに限定されるわけで
はなく、ＩＳｔランプアニール後であって、かつ、Ｔｉ
Ｎ、未反応Ｔｉ除去後に、ソース／ドレイン形成に用い
るイオンを注入してもよい。また、２ｎｄランプアニル
後に、ソース／ドレイン形成に用いるイオンを注入して
もよい。さらに、Ｔｉ膜を堆積した後であって、かつ、
ＩＳｔランプアニール前に、ソース／ドレイン形成に用
いるイオンを注入してもよい。
この実施例においては、第１Ｆ図に示すように、シリコ
ン基板６１を用いている。しかしながら、この発明にお
いてはこれに限定されるわけではなく、金属膜、ポリシ
リコン膜、エピタキシャル層等の導電性部材であればよ
い。
ン基板６１を用いている。しかしながら、この発明にお
いてはこれに限定されるわけではなく、金属膜、ポリシ
リコン膜、エピタキシャル層等の導電性部材であればよ
い。
この実施例においては、第１Ｆ図に示すように、ゲート
酸化膜６９を用いている。しかしながら、この発明にお
いてはこれに限定されるわけではなく、絶縁性のある膜
であればよい。
酸化膜６９を用いている。しかしながら、この発明にお
いてはこれに限定されるわけではなく、絶縁性のある膜
であればよい。
この実施例においては、第１Ｆ図に示すゲート電極７１
．７７の材料として、ポリシリコンを用いている。しか
しながら、この発明においてはこれに限定されるわけで
はなく、アモルファスシリコンでもよい。
．７７の材料として、ポリシリコンを用いている。しか
しながら、この発明においてはこれに限定されるわけで
はなく、アモルファスシリコンでもよい。
この実施例においては、第１Ａ図に示すようにＴｉ膜８
１を用いている。しかしながら、この発明においてはこ
れに限定されるわけではなく、ゲート電極７１．７７よ
り、導電性が高い部材であればよい。たとえば、Ｃ０１
Ｍ０１Ｗ、Ｐｔ、Ｔａ等の高融点金属がある。
１を用いている。しかしながら、この発明においてはこ
れに限定されるわけではなく、ゲート電極７１．７７よ
り、導電性が高い部材であればよい。たとえば、Ｃ０１
Ｍ０１Ｗ、Ｐｔ、Ｔａ等の高融点金属がある。
［効果コ
この発明に従った半導体装置の製造方法は、絶縁膜の上
に、ポリシリコンまたはアモルファスシリコンのうち、
少なくともいずれか一方を含む第１導電膜を堆積する。
に、ポリシリコンまたはアモルファスシリコンのうち、
少なくともいずれか一方を含む第１導電膜を堆積する。
第１導電膜の上に、第１導電膜より導電性が高い第２導
電膜を堆積する。そして、第２導電膜を通して、第１導
電膜にイオンを注入する。絶縁膜上に形成された導電膜
の導電性が高いほど、絶縁膜は静電破壊しにくい。この
ため、第１導電膜に直接イオン注入するよりも、絶縁膜
の静電破壊が起こりにくくなる。したがって、信頼性の
高い半導体装置を製造することが可能となる。
電膜を堆積する。そして、第２導電膜を通して、第１導
電膜にイオンを注入する。絶縁膜上に形成された導電膜
の導電性が高いほど、絶縁膜は静電破壊しにくい。この
ため、第１導電膜に直接イオン注入するよりも、絶縁膜
の静電破壊が起こりにくくなる。したがって、信頼性の
高い半導体装置を製造することが可能となる。
第１Ａ図から第１Ｆ図は、この発明に従った半導体装置
の製造方法の一実施例を工程順に説明するための断面図
である。 第２図は、ｎＭＯ８）ランジスタのゲート電極の材料、
ｐＭＯｓＭＯＳトランジスタト電極の材料が、ともに、
ｎ１ポリシリコンであるＣＭＯ８の断面図である。 第３図は、ｎＭＯＳトランジスタのゲート電極の材料に
ｎ＋ポリシリコンを使い、ｐＭＯｓＭＯＳトランジスタ
ト電極の材料にｐ゛ポリシリコン使ったＣＭＯ８の断面
図である。 第４Ａ図から第４Ｄ図は、第３図に示すＣＭＯ８の製造
工程を順に示す断面図である。 第５図は、ＣＭＯＳインバータ回路の回路図である。 第６図は、ｎ＋ポリシリコンとｐ１ポリシリコンとの接
合部の断面図である。 第７図は、第６図に示すポリシリコンに電圧を印加した
ときの電圧と電流との関係を示すグラフを表わす図であ
る。 第８図は、シリサイドを備えたｎ９ポリシリコンとシリ
サイドを備えたｐ９ポリシリコンとの接合部の断面図で
ある。 第９図は、第８図に示すポリシリコンに電圧を印加した
ときの電圧と電流との関係を示すグラフを表わす図であ
る。 第１０図は、ＭＯＳトランジスタの拡大図である。 第１１図は、ゲート電極がノンドープポリシリコンの場
合におけるゲート電極の電界とゲート酸化膜の静電破壊
の頻度との関係を示すグラフを表わす図である。 第１２図は、ゲート電極がドープドポリシリコンの場合
におけるゲート電極の電界とゲート酸化膜の静電破壊の
頻度との関係を示すグラフを表わす図である。 図において、６１はシリコン基板、６９はゲート酸化膜
、７１はゲート電極、７５はゲート酸化膜、７７はゲー
ト電極、８４はＴｉＳｉｘを示す。 （ほか２名）
の製造方法の一実施例を工程順に説明するための断面図
である。 第２図は、ｎＭＯ８）ランジスタのゲート電極の材料、
ｐＭＯｓＭＯＳトランジスタト電極の材料が、ともに、
ｎ１ポリシリコンであるＣＭＯ８の断面図である。 第３図は、ｎＭＯＳトランジスタのゲート電極の材料に
ｎ＋ポリシリコンを使い、ｐＭＯｓＭＯＳトランジスタ
ト電極の材料にｐ゛ポリシリコン使ったＣＭＯ８の断面
図である。 第４Ａ図から第４Ｄ図は、第３図に示すＣＭＯ８の製造
工程を順に示す断面図である。 第５図は、ＣＭＯＳインバータ回路の回路図である。 第６図は、ｎ＋ポリシリコンとｐ１ポリシリコンとの接
合部の断面図である。 第７図は、第６図に示すポリシリコンに電圧を印加した
ときの電圧と電流との関係を示すグラフを表わす図であ
る。 第８図は、シリサイドを備えたｎ９ポリシリコンとシリ
サイドを備えたｐ９ポリシリコンとの接合部の断面図で
ある。 第９図は、第８図に示すポリシリコンに電圧を印加した
ときの電圧と電流との関係を示すグラフを表わす図であ
る。 第１０図は、ＭＯＳトランジスタの拡大図である。 第１１図は、ゲート電極がノンドープポリシリコンの場
合におけるゲート電極の電界とゲート酸化膜の静電破壊
の頻度との関係を示すグラフを表わす図である。 第１２図は、ゲート電極がドープドポリシリコンの場合
におけるゲート電極の電界とゲート酸化膜の静電破壊の
頻度との関係を示すグラフを表わす図である。 図において、６１はシリコン基板、６９はゲート酸化膜
、７１はゲート電極、７５はゲート酸化膜、７７はゲー
ト電極、８４はＴｉＳｉｘを示す。 （ほか２名）
Claims (1)
- 【特許請求の範囲】 導電性部材上に、絶縁膜を堆積する工程と、前記絶縁膜
の上に、ポリシリコンまたはアモルファスシリコンのう
ち、少なくともいずれか一方を含む第１導電膜を堆積す
る工程と、 前記第１導電膜の上に、前記第１導電膜より導電性が高
い第２導電膜を堆積する工程と、 前記第２導電膜を通して、前記第１導電膜にイオンを注
入する工程と、 を備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199755A JPH0485833A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199755A JPH0485833A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485833A true JPH0485833A (ja) | 1992-03-18 |
Family
ID=16413089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199755A Pending JPH0485833A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653168A (ja) * | 1992-06-05 | 1994-02-25 | Hyundai Electron Ind Co Ltd | チタニウムシリサイドコンタクト製造方法 |
-
1990
- 1990-07-26 JP JP2199755A patent/JPH0485833A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653168A (ja) * | 1992-06-05 | 1994-02-25 | Hyundai Electron Ind Co Ltd | チタニウムシリサイドコンタクト製造方法 |
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