JPH0481861B2 - - Google Patents
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- JPH0481861B2 JPH0481861B2 JP59027098A JP2709884A JPH0481861B2 JP H0481861 B2 JPH0481861 B2 JP H0481861B2 JP 59027098 A JP59027098 A JP 59027098A JP 2709884 A JP2709884 A JP 2709884A JP H0481861 B2 JPH0481861 B2 JP H0481861B2
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- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に、チツプキヤ
リア形セラミツクパツケージよりなる半導体装置
に適用して有効な技術に関する。
リア形セラミツクパツケージよりなる半導体装置
に適用して有効な技術に関する。
従来、高密度実装に適した半導体装置としてチ
ツプキヤリア形半導体装置が知られている。その
うち、セラミツクパツケージからなるチツプキヤ
リア形半導体装置においては、第１図に示すよう
に、パツケージを構成するセラミツク基板４の側
面および裏面に配線層７が形成される（たとえ
ば、工業調査会、1980年発行「IC化実装技術」
P.142、日本マイクロエレクトロニクス協会編）。
ツプキヤリア形半導体装置が知られている。その
うち、セラミツクパツケージからなるチツプキヤ
リア形半導体装置においては、第１図に示すよう
に、パツケージを構成するセラミツク基板４の側
面および裏面に配線層７が形成される（たとえ
ば、工業調査会、1980年発行「IC化実装技術」
P.142、日本マイクロエレクトロニクス協会編）。
ところが、本発明者の検討の結果、第１図に示
すような従来のセラミツクパツケージからなるチ
ツプキヤリア形半導体装置には、次のような欠点
があることが判明した。
すような従来のセラミツクパツケージからなるチ
ツプキヤリア形半導体装置には、次のような欠点
があることが判明した。
すなわち、セラミツクパツケージのセラミツク
基板４については、第１図に示すようにその角部
は直角に形成され、かかる直角の角部を持つセラ
ミツク基板４に配線層７が施されている。
基板４については、第１図に示すようにその角部
は直角に形成され、かかる直角の角部を持つセラ
ミツク基板４に配線層７が施されている。
そのため、セラミツク基板４の角部に形成され
た配線層７の部分の膜厚t1は側面および裏面の膜
厚t2より薄くなり、その薄肉部分において電流マ
グレーシヨンすなわちエレクトロマグレーシヨン
を起こし易くなり、配線層７が断線したりあるい
は抵抗値の増大を招来し、半導体装置の信頼度を
低下させるという問題がある。
た配線層７の部分の膜厚t1は側面および裏面の膜
厚t2より薄くなり、その薄肉部分において電流マ
グレーシヨンすなわちエレクトロマグレーシヨン
を起こし易くなり、配線層７が断線したりあるい
は抵抗値の増大を招来し、半導体装置の信頼度を
低下させるという問題がある。
本発明の１つの目的は、セラミツク基板の角部
におけるメタライズ配線層の電流マイグレーシヨ
ンすなわちエレクトロマイグレーシヨンや断線の
発生、さらには抵抗値の増大を防止でき、信頼度
を向上させることのできる半導体装置を提供する
ことにある。
におけるメタライズ配線層の電流マイグレーシヨ
ンすなわちエレクトロマイグレーシヨンや断線の
発生、さらには抵抗値の増大を防止でき、信頼度
を向上させることのできる半導体装置を提供する
ことにある。
本発明の他の目的は、プリント基板の如き基板
に実装した場合に、剥がれ強度が大きい半導体装
置を提供することにある。
に実装した場合に、剥がれ強度が大きい半導体装
置を提供することにある。
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面から明らか
になるであろう。
徴は、本明細書の記述および添付図面から明らか
になるであろう。
本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、以下のとおりで
ある。
ものの概要を簡単に説明すれば、以下のとおりで
ある。
すなわち、本発明の半導体装置は、半導体素子
を搭載するセラミツク基板の表面、側面および裏
面にわたつて、前記半導体素子の内部配線を外部
に導出するメタライズ配線層が形成され、前記セ
ラミツク基板の表面側および裏面側の両方の角部
が面取りされ、前記角部の面取り部分における前
記メタライズ配線層の厚さが、前記セラミツク基
板の前記側面における前記メタライズ配線層の厚
さと同等ないしそれ以上の厚さとされているもの
である。
を搭載するセラミツク基板の表面、側面および裏
面にわたつて、前記半導体素子の内部配線を外部
に導出するメタライズ配線層が形成され、前記セ
ラミツク基板の表面側および裏面側の両方の角部
が面取りされ、前記角部の面取り部分における前
記メタライズ配線層の厚さが、前記セラミツク基
板の前記側面における前記メタライズ配線層の厚
さと同等ないしそれ以上の厚さとされているもの
である。
上記した本発明の半導体装置によれば、セラミ
ツク基板の表面側および裏面側の角部におけるメ
タライズ配線層の厚さが側面図に比べて薄くなら
ないので、角部におけるメタライズ配線層のエレ
クトロマイグレーシヨンや断線の発生、抵抗値の
増大などを阻止し、信頼性の高い半導体装置を得
ることができる。
ツク基板の表面側および裏面側の角部におけるメ
タライズ配線層の厚さが側面図に比べて薄くなら
ないので、角部におけるメタライズ配線層のエレ
クトロマイグレーシヨンや断線の発生、抵抗値の
増大などを阻止し、信頼性の高い半導体装置を得
ることができる。
本発明の一実施例による半導体装置は、第２図
に示すように、チツプキヤリア形セラミツクパツ
ケージのベースを構成するセラミツク基板４の表
面側（上面側）および裏面（下面ないし底面側）
の両方の角部を斜めに切欠き（面取り）し、当該
セラミツク基板４に厚膜配線すなわち後述の如き
メタライズ配線層７を形成する。
に示すように、チツプキヤリア形セラミツクパツ
ケージのベースを構成するセラミツク基板４の表
面側（上面側）および裏面（下面ないし底面側）
の両方の角部を斜めに切欠き（面取り）し、当該
セラミツク基板４に厚膜配線すなわち後述の如き
メタライズ配線層７を形成する。
第２図に示す如く、この半導体装置はプリント
基板１の導体パターン２の面上に、リードレスの
チツプキヤリア形セラミツクパツケージ３として
面付けして実装される。
基板１の導体パターン２の面上に、リードレスの
チツプキヤリア形セラミツクパツケージ３として
面付けして実装される。
このチツプキヤリア形セラミツクパツケージ３
は、第２図に示すように、セラミツク基板４上に
接合材料を介して半導体素子５をマウント（固
着）してあり、当該半導体素子５のボンデイング
パツド（電極）にコネクタワイヤ６の一端部を超
音波ボンデイングなどによりボンデイングし、コ
ネクタワイヤ６の他端部を前記セラミツク基板４
に形成された前記メタライズ配線層７にボンデイ
ングし、それによつて前記半導体素子５とメタラ
イズ配線層７とを電気的に接続し、当該半導体素
子５の内部配線を外部に導出している。
は、第２図に示すように、セラミツク基板４上に
接合材料を介して半導体素子５をマウント（固
着）してあり、当該半導体素子５のボンデイング
パツド（電極）にコネクタワイヤ６の一端部を超
音波ボンデイングなどによりボンデイングし、コ
ネクタワイヤ６の他端部を前記セラミツク基板４
に形成された前記メタライズ配線層７にボンデイ
ングし、それによつて前記半導体素子５とメタラ
イズ配線層７とを電気的に接続し、当該半導体素
子５の内部配線を外部に導出している。
前記メタライズ配線層７は、第２図の実施例で
は、セラミツク基板４の第一層の表面から側面、
さらには裏面まで延在するように形成されてい
る。
は、セラミツク基板４の第一層の表面から側面、
さらには裏面まで延在するように形成されてい
る。
すなわち、メタライズ配線層７は、コネクタワ
イヤ６がボンデイングされる表面部分７Ａと、当
該表面部分に延設されかつ当該セラミツク基板７
の側面に形成された側面部分７Ｂと、当該セラミ
ツク基板４の裏面に形成された裏面部分７Ｃとか
らなる。
イヤ６がボンデイングされる表面部分７Ａと、当
該表面部分に延設されかつ当該セラミツク基板７
の側面に形成された側面部分７Ｂと、当該セラミ
ツク基板４の裏面に形成された裏面部分７Ｃとか
らなる。
この裏面部分７Ｃは半田付け可能な電極として
構成され、当該電極を半田付けして第２図に示す
ように、チツプキヤリア形セラミツクパツケージ
３をプリント基板１の導体パターン２の面に接続
する。
構成され、当該電極を半田付けして第２図に示す
ように、チツプキヤリア形セラミツクパツケージ
３をプリント基板１の導体パターン２の面に接続
する。
本発明におけるセラミツク基板４の角部の面取
りは、第３図に裏面側の角部について例示するよ
うに、セラミツク基板４の角部に一定の曲率の曲
面をつけ、当該セラミツク基板４の角部を含む所
定部分上にメタライズ配線層７を形成し、角部の
メタライズ配線層７の膜厚t3を他の部分、たとえ
ば側面部の膜厚t2と同等ないしそれ以上としても
よい。本発明における面取りは、セラミツク基板
４の角部におけるメタライズ配線層７の膜厚を大
とし、電流ないしエレクトロマイグレーシヨンに
よる断線や抵抗値の増大を排除し得る限り、どの
ような態様でも差し支えない。
りは、第３図に裏面側の角部について例示するよ
うに、セラミツク基板４の角部に一定の曲率の曲
面をつけ、当該セラミツク基板４の角部を含む所
定部分上にメタライズ配線層７を形成し、角部の
メタライズ配線層７の膜厚t3を他の部分、たとえ
ば側面部の膜厚t2と同等ないしそれ以上としても
よい。本発明における面取りは、セラミツク基板
４の角部におけるメタライズ配線層７の膜厚を大
とし、電流ないしエレクトロマイグレーシヨンに
よる断線や抵抗値の増大を排除し得る限り、どの
ような態様でも差し支えない。
本発明に使用される実装基板には、上記で代表
的に例示するようにセラミツク基板４が用いられ
る。コネクタワイヤ６はたとえばAl、Au細線な
どで構成される。
的に例示するようにセラミツク基板４が用いられ
る。コネクタワイヤ６はたとえばAl、Au細線な
どで構成される。
メタライズ配線層７は周知のメタライズ配線技
術により形成される。たとえばタングステン
（Ｗ）などの導体ペーストをセラミツクのグリー
ンシートと同時に焼成してメタライズ層を設け、
このメタライズ層のうち露出した部分上にたとえ
ばニツケル（Ni）下地めつきを施し、次いで金
（Au）めつきを施すなどの方法で形成することが
できる。
術により形成される。たとえばタングステン
（Ｗ）などの導体ペーストをセラミツクのグリー
ンシートと同時に焼成してメタライズ層を設け、
このメタライズ層のうち露出した部分上にたとえ
ばニツケル（Ni）下地めつきを施し、次いで金
（Au）めつきを施すなどの方法で形成することが
できる。
その後、キヤツプ８を低融点ガラスなどの封止
材によりセラミツク基板４に固着される。当該キ
ヤツプ８はたとえばセラミツクまたは金属により
構成される。
材によりセラミツク基板４に固着される。当該キ
ヤツプ８はたとえばセラミツクまたは金属により
構成される。
第４図は第２図に示すチツプキヤリア形半導体
装置の斜視図を示している。
装置の斜視図を示している。
第５図は本発明の他の実施例を示し、配線７Ｄ
がセラミツク基板４の第二層の側面および表面に
も延設された例を示す。
がセラミツク基板４の第二層の側面および表面に
も延設された例を示す。
第６図も同様に本発明の他の実施例を示し、本
発明を樹脂封止形のチツプキヤリア形半導体装置
に適用した例を示す。第６図において、９は樹脂
封止体、１０は配線（Cu箔パターン）、１１は側
面に形成された配線（スルーホール）、１２は下
部電極である。
発明を樹脂封止形のチツプキヤリア形半導体装置
に適用した例を示す。第６図において、９は樹脂
封止体、１０は配線（Cu箔パターン）、１１は側
面に形成された配線（スルーホール）、１２は下
部電極である。
これら第５図および第６図に示す実施例におい
ても、第２図の実施例と同様に、配線層の形成さ
れる角部を面取りしてエレクトロマイグレーシヨ
ンによる配線層の断線を防止している。
ても、第２図の実施例と同様に、配線層の形成さ
れる角部を面取りしてエレクトロマイグレーシヨ
ンによる配線層の断線を防止している。
(1) セラミツク基板の表面側と裏面側の両方の角
部を面取りし、その面取り部分におけるメタラ
イズ配線層の厚さが側面におけるメタライズ配
線層の厚さと同等ないしそれ以上の厚さとなる
ようにしたので、当該角部においてもメタライ
ズ配線層が薄くならず、したがつて、エレクト
ロマイグレーシヨンの影響を受けず、当該メタ
ライズ配線層の断線や抵抗値の増大を招来せ
ず、半導体装置の信頼度を向上することができ
る。
部を面取りし、その面取り部分におけるメタラ
イズ配線層の厚さが側面におけるメタライズ配
線層の厚さと同等ないしそれ以上の厚さとなる
ようにしたので、当該角部においてもメタライ
ズ配線層が薄くならず、したがつて、エレクト
ロマイグレーシヨンの影響を受けず、当該メタ
ライズ配線層の断線や抵抗値の増大を招来せ
ず、半導体装置の信頼度を向上することができ
る。
(2) 上記の如く、角部に面取りを施したので、プ
リント基板などに実装したときに剥がれ強度を
向上させることができる。
リント基板などに実装したときに剥がれ強度を
向上させることができる。
すなわち、第７図に示すように、従来では、
面取りがなく（同図仮想線で示す）、チツプキ
ヤリア形セラミツクパツケージ３を半田付けに
よりプリント基板１に実装するときには、A1
の点までしか半田付けがなされなかつたが、本
発明では、A1の上部のA2の位置まで半田１３
が盛り付けされ、したがつて、実装した際にチ
ツプキヤリア形セラミツクパツケージ３がプリ
ント基板１から剥がれ難く、剥がれ強度を向上
させることができる。
面取りがなく（同図仮想線で示す）、チツプキ
ヤリア形セラミツクパツケージ３を半田付けに
よりプリント基板１に実装するときには、A1
の点までしか半田付けがなされなかつたが、本
発明では、A1の上部のA2の位置まで半田１３
が盛り付けされ、したがつて、実装した際にチ
ツプキヤリア形セラミツクパツケージ３がプリ
ント基板１から剥がれ難く、剥がれ強度を向上
させることができる。
(3) また、本発明の如くセラミツク基板を用いた
セラミツク製のチツプキヤリア形半導体装置
は、プリント基板に直接半田付けすると温度サ
イクル時に熱膨張計数の差により接続部に剥が
れや角部のクラツクを生じ易い欠点があるが、
本発明では上記の如く剥がれ強度が向上し、し
かもセラミツク基板の角部のクラツクを有効に
防止できるので、その実用上の意義は非常に大
きいものがある。
セラミツク製のチツプキヤリア形半導体装置
は、プリント基板に直接半田付けすると温度サ
イクル時に熱膨張計数の差により接続部に剥が
れや角部のクラツクを生じ易い欠点があるが、
本発明では上記の如く剥がれ強度が向上し、し
かもセラミツク基板の角部のクラツクを有効に
防止できるので、その実用上の意義は非常に大
きいものがある。
以上、本発明者によつてなされた発明を実施例
に基づき具体的に説明したが、本発明は前記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
に基づき具体的に説明したが、本発明は前記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
たとえば、面取りについて、第２図などに示す
実施例では、斜めに切欠き（面取り）した例を、
また第３図ではアールを設けて面取りした例をそ
れぞれ示したが、セラミツク基板の一の角部を斜
めに面取りし、他の角部を曲面を設けて面取りす
るというように両者を併用実施してもよい。
実施例では、斜めに切欠き（面取り）した例を、
また第３図ではアールを設けて面取りした例をそ
れぞれ示したが、セラミツク基板の一の角部を斜
めに面取りし、他の角部を曲面を設けて面取りす
るというように両者を併用実施してもよい。
また、上記実施例では、セラミツク基板の角部
Ｘについて実施した例を示したが、他の角部たと
えば第２図Ｙで示す角部について本発明を実施す
ることも差し支えない。
Ｘについて実施した例を示したが、他の角部たと
えば第２図Ｙで示す角部について本発明を実施す
ることも差し支えない。
以上の説明では主として本発明者によつてなさ
れた発明をその利用分野であるチツプキヤリア形
半導体装置の厚膜配線技術に適用した場合につい
て説明したが、これに限定されるものではなく、
たとえば前記した如く樹脂封止形のチツプキヤリ
アをはじめとする、広くは厚膜配線技術をセラミ
ツクパツケージ形の半導体装置全般に適用するこ
とができる。
れた発明をその利用分野であるチツプキヤリア形
半導体装置の厚膜配線技術に適用した場合につい
て説明したが、これに限定されるものではなく、
たとえば前記した如く樹脂封止形のチツプキヤリ
アをはじめとする、広くは厚膜配線技術をセラミ
ツクパツケージ形の半導体装置全般に適用するこ
とができる。
第１図は従来例を示す拡大断面図、第２図は本
発明による半導体装置の一実施例を示す断面図、
第３図は本発明の他の実施例を示す拡大断面図、
第４図は第２図に示すチツプキヤリア形セラミツ
クパツケージの外観斜視図、第５図は本発明の他
の実施例を示す断面図、第６図は本発明の他の実
施例を示す断面図、第７図は本発明の作用効果を
説明する断面図である。 １……プリント基板、２……導体パターン、３
……チツプキヤリア形セラミツクパツケージ、４
……セラミツク基板、５……半導体素子、６……
コネクタワイヤ、７……メタライズ配線層、７Ａ
……表面部分、７Ｂ……側面部分、７Ｃ……裏面
部分、７Ｄ……配線、８……キヤツプ、９……樹
脂封止体、１０……厚膜配線（Cu箔パターン）、
１１……厚膜配線（スルーホール）、１２……下
部電極、１３……半田。
発明による半導体装置の一実施例を示す断面図、
第３図は本発明の他の実施例を示す拡大断面図、
第４図は第２図に示すチツプキヤリア形セラミツ
クパツケージの外観斜視図、第５図は本発明の他
の実施例を示す断面図、第６図は本発明の他の実
施例を示す断面図、第７図は本発明の作用効果を
説明する断面図である。 １……プリント基板、２……導体パターン、３
……チツプキヤリア形セラミツクパツケージ、４
……セラミツク基板、５……半導体素子、６……
コネクタワイヤ、７……メタライズ配線層、７Ａ
……表面部分、７Ｂ……側面部分、７Ｃ……裏面
部分、７Ｄ……配線、８……キヤツプ、９……樹
脂封止体、１０……厚膜配線（Cu箔パターン）、
１１……厚膜配線（スルーホール）、１２……下
部電極、１３……半田。
Claims (1)
- １ 半導体素子を搭載するセラミツク基板の表
面、側面および裏面にわたつて、前記半導体素子
の内部配線を外部に導出するメタライズ配線層が
形成され、前記セラミツク基板の表面側および裏
面側の両方の角部が面取りされ、前記角部の面取
り部分における前記メタライズ配線層の厚さが、
前記セラミツク基板の前記側面における前記メタ
ライズ配線層の厚さと同等ないしそれ以上の厚さ
とされていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2709884A JPS60171747A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2709884A JPS60171747A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171747A JPS60171747A (ja) | 1985-09-05 |
| JPH0481861B2 true JPH0481861B2 (ja) | 1992-12-25 |
Family
ID=12211604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2709884A Granted JPS60171747A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171747A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574388B2 (ja) * | 1988-05-10 | 1997-01-22 | 松下電器産業株式会社 | 発光ダイオードおよびその電極の形成方法 |
| US20080187722A1 (en) * | 2007-02-07 | 2008-08-07 | Waldman Jaime I | Method for designing a leadless chip carrier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812956U (ja) * | 1981-07-17 | 1983-01-27 | 松下電器産業株式会社 | 電気回路用基板 |
-
1984
- 1984-02-17 JP JP2709884A patent/JPS60171747A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60171747A (ja) | 1985-09-05 |
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