JPH0477854A - マイクロコンピュータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスクマイクロコンピュータとスレブマイク
ロコンピュータでなるコンピュータ回路に関し、特に、
該回路におけるマイクロコンピュータの暴走検出に関す
る。

〔従来の技術〕

この種の回路の従来の一例を第５図に示す。この回路で
は、マスクマイクロコンピュータ−とスレーブマイクロ
コンピュータ２にデュアルポートＲＡＭ３が接続されて
いる３、以下、マイクロコンピュータをＣＰＵと称す。

ＣＰＵＩはＣＰＵ２に与えるデータ又は信号をＲＡＭ３
に書き込み、ＣＰＵ２がこのデータ又は信号をＲＡＭ３
よす読み出すことにより、ＣＰＵＩから２へのデータ又
は信号の転送が行われる５゜また、その逆に、ＣＰ　Ｔ
Ｊ　２はＣＩ）　Ｕ　１にり−えるデータ又は信号をＲ
Ａ、、　Ｍ　３に書込み、ＣＰＵＩがこのデータ又は信
号をＲＡＭ３より読み出すことにより、ＣＰＵ２から１
へのデータ又は信号の転送が行われる。。

ずなわち、ＣＰＵ１．／ＣＰＵ２間の通信は、ＲＡＭ３
を介して行われる３゜ ＣＰ　Ｕ　］および２の暴走検出のためにウォッチドッ
グタイマ４がある。ＣＰＵＩと２の、ウォッチドッグタ
イマ４をリセット（再スタート＝再トリガ）するための
リセツー・信号は判定回路５に与えられる。判定回路５
は、ＣＰ　Ｕ　１および２からのリセット信号がそれぞ
れ所定時間間隔内で到来しているｔ旧Ｊ、ウォッチドッ
グタイマ４に、その時限Ｔよりも短い間隔でリセット信
号を与えるので、ウォッチドッグタイマ４はタイムオー
バ（時限Ｔの計時完了）をしない。ＣＰＵＩ又は２がリ
セット信号を発生しなくなると、又はリセツー・信号周
期が所定時間間隔よりも長くなると、判定回路５がウォ
ッチドッグタイマ４にリセット信号を与えず、又は与え
るのが遅れて、ウォッチドッグタイマ４がタイムオーバ
してコンピュータリセツー・信号を発生しこれをＣＰＵ
Ｉおよび２のリセット入力端Ｒ３Ｔに与える。ＣＩ）　
Ｕ　１および２はこのリセット信号を受けると、電源投
入直後の初期状態ど同様な状態に復帰し、そこからプロ
グラムの再実行を開始する。

従来回路のもう一つを第６図に示す。これにおいては、
ＣＰＵＩにはウォッチドッグタイマ４゜が、またＣＰＵ
２に（Ｊウォッチドッグタイマ４２が接続されており、
ＣＰＵＩおよびＣＰ　ｔＪ　２はそれぞれ、タイマ４１
および４２に、それらの時限Ｔ、およびＴ２よりも短い
時間間隔でリセット信号を与える。ＣＰＵＩがリセット
信号を発生しなくなると、あるいはリセット信号の間隔
がタイマ時限Ｔ１よりも長くなると、タイマ４、がタイ
ムオバして、ノアゲート６を介してコンピュータリセツ
ー・信号を発生しこれをＣＰ　Ｕ　１および２のリセッ
ト入力端Ｒ３Ｔに与える。ＣＰＵ２がリセット信号を発
生しなくなると、あるいはリセット信号の間隔がタイマ
時限Ｔ２よりも長くなるとタイマ４２がタイムオーバし
、ノアゲート６を介してコンピュータリセット信号を発
生しこれをＣＰＵＩおよび２のリセット入力端Ｒ３Ｔに
与える。

上述の従来例２例のいずれにおいても、ＣＰＵＩ又は２
が暴走によりタイマリセット信号を発生しなくなると、
又はリセット信号の発生が遅れるとＣＰｔＪ］および２
の両者が共にリセットされる。

第５図に示す例では、コンピュータの暴走検出のために
コンピュータ以外に判定回路５およびウォッチドッグタ
イマ４が必要であり、第６図に示す例では２個のウォッ
チドッグタイマ４］＋４２とノアゲート６が必要である
。

これらの、暴走検出用の付加回路を省略するため、特開
昭６２−９＋９６６号公報に開示の複写機の制御装置で
は、マスクＣＰ　ＬｌからスレーブＣＰＵにある指令信
号を送信し、スレーブＣＰＵがこの信号に対する応答信
号を返送し、マスタＣＰＵが、この応答信号があること
をもってスレーブｃ　ｉ〕ｔ、、＋が正常動作であるど
判定し、指令信号に対する応答信号がないとスレーブＣ
ＰＵが異常であると判定する。

特開昭６３−２５３９６４号公報に開示の複写制御装置
では、マスタＣＰＵとスレーブＣＰＵの一方が他方の通
信回数をカウントし、カウント値は所定タイミングでリ
セットし、カウント値が設定値を越えると該他方が異常
であると判定する。

〔発明が解決しようとする課題〕

第５図および第６図に示す前述の従来例では、判定回路
５を付加するとか、ＣＰＵＩ、２のそれぞれに１個のウ
ォッチドッグタイマ４□、４２を接続するとか、回路素
子数が増加する。

前記特開昭６２−９］９６６号公報に開示のコンピュタ
回路では、これらの回路素子が省略となるが、マスタＣ
ＰＵの暴走は検知できない。これを行おうとすれば、ス
レーブＣＰ　［、ＪもマスタＣＰＵにある指令信号を送
信し、マスクＣＰ　ｔＪがこの信号に対する応答信号を
返送し、スレーブＣＰＵが、この応答信号があることを
もってマスクＣＰＵが正常動作であると判定し、指令信
号に対する応答信号がないどマスタＣＰ　Ｕが異常であ
ると判定するようにすればよいか、マスタＣＰＵおよび
スＩ／ブＣＰＵ共に、相手方の暴走監視のための動作が
複雑になる。しかも、両者が共に暴走した場合には、暴
走保護が不能となる。

前記特開昭６３−２５３９６４号公報に開示のコンピュ
タ回路でも、前記特開昭６２−９１９６６号公報に開示
のちのと同様な問題が考えられる。

本発明は、比較的に簡単な回路要素の付加とＣＰ　Ｕの
監視動作により、マスタＣＰ　ＴＪおよびスレーブＣＰ
　Ｕの一方および両方の暴走の検知および暴走保護を行
うことを目的とする。

〔課題を解決するための手段〕

本発明のマイクロコンピュータ回路は、時限開始より所
定時限１′内に再スタート信号（タイマリセラＩ・信号
）を受１」ると時限動作を新たに開始し再スタート信号
（タイマリ七ツト信号）を受けないと該所定時限コ゛で
タイムオーバし、タイムオーバしたとき後記第１および
第２マイクロコンピユタ（１，２）をリセットする第１
リセット信号（コンビュータリセット信号）を与えるウ
ォッチドッグタイマ（４）：定常動作中に後記第１マイ
クロコンピュータ（］）に前記所定時限Ｔ以内の時間間
隔で再スタート指示信号を与え、前記第１リセット信号
（コンピュータリセット信号）および後記第２すセント
信号（スレーブリセット信号）に応答して自身をリセッ
トする第２マイクロコンピュータ（２）；および、定常
動作中に前記再スタート指示信号を受けると前記ウォッ
チドッグタイマ（４）に前記再スタート信号（タイマリ
セット信号）を与え、前記再スタート指示信号を受けな
いと自己のりセラー・が不要のどきには前記再スタート
信号（タイマリセット信号）および前記第２マイクロコ
ンピユタ（２）をリセットする第２リセツー・信号（ス
レーブリセット信号）を発生し自己のリセットが要のと
きには前記再スター１・信じ（タイマリセット信号）の
発生を保留し、前記第１リセット信号（コンピュータリ
セット信号）に応答して自身をリセットする第１マイク
ロコンピュータ（１）、を備える。

なお、カッコ内の記号は、図面に示し後述する実施例の
対応要素を示す。

〔作用〕

第１マイクロコンピュータ（１）および第２マイクロコ
ンピュータ（２）ともに正常動作中には、第２マイクロ
コンピュータ（２）が、第１マイクロコンピュータ（１
）に、所定時限Ｔ以内の時間間隔で再スタート指示信号
を与え、第１マイクロコンピュータ（１）が、この再ス
タート指示信号に応答してウォッチドッグタイマ（４）
に再スタート信号（タイマリセット信号）を与えるので
、ウォッチドッグタイマ（４）はタイムオーバぜず第１
リセット信号（コンピュータリセット信号）を第１およ
び第２マイクロコンピュータ（１，２）に与えることは
ない。

仮に第２マイクロコンピュータ（１）が暴走しこれによ
り再スタート指示信号が第１マイクロコンピュータ（］
）にＩｊ、えられなくなると、第１マイクロコンピュー
タ（１）は、自己のリセットが必要か否かを制御する。

すなわち再スタート信号（タイマリセット信号）および
第２リセット信号（スレブリセント信号）を発生するか
否かを制御する。

これにより、再スタート信号（タイマリセット信号）お
よび第２リヤソ）・信号（スレーブリセット信号）の発
生がないと再スター）・信号（タイマリセット信号）が
ウォッチドッグタイマ（４）に与えられなくなり、これ
によりウォッチドッグタイマ（４）がタイムオーバして
第１すセント信号（コンピュタリセット信号）を発生す
る。この第１リセット信号（コンピュータリセット信号
）が第１および第２マイクロコンピュータ（１，２）に
与えられてそれらのコンピュータはリセットする。また
、再スタート信号（タイマリセラＩ・信号）および第２
リセット信号（スレーブリセット信号）が発生すると第
２リセット信号（スレーブリセット信号）が第２マイク
ロコンピュータ（２）に与えられて第２マイクロコンピ
ュータ（２）をリセットする。

仮に第１マイクロコンピュータ（１）が暴走すると、第
２マイクロコンピュータ（２）が再スタート指示信号を
与えても第】マイクロコンピュータ（１）が再スタート
信号（タイマリセット信号）をウォッチドッグタイマ（
４）に与えず、これによりウオノチドッグタイマ（４）
がタイムオーバして第１リセット信号（コンピュータリ
セット信号）を発生ずる。

この第１リセット信号（コンピュータリセット信号）が
第１および第２マイクロコンピュータ（１，２）に与え
られそれらのコンピュータをリセットする。

第１および第２マイクロコンピュータ（１，２）の両者
が暴走したときには、第２マイクロコンピユタ（２）が
再スタート指示信号を発せず、しがも第１マイクロコン
ピュータ（１）が再スタート信号（タイマリセット信号
）を発しないので、ウォッチドッグタイマ（４）がタイ
ムオーバして第１リセット信号（コンピュータリセット
信号）を発生する。

この第１リセット信号（コンピュータリセット信号）が
第１および第２マイクロコンピュータ（１２）に与えら
れそれらのコンピュータをリセットする。

このように本発明によれば、１個のウォッチドッグタイ
マ（４）と、第１および第２マイクロコンピュータ（１
，２）の比較的に簡単な監視動作により、第１および第
２マイクロコンピュータ（Ｌ２）のそれぞれの暴走のい
ずれも検知され、この暴走に対応した保護がなされる。

また、第１マイクロコンピュータ（１）は、第２マイク
ロコンピュータ（２）だけをリセットするのか、あるい
は第１マイクロコンピュータ（１）と第２マイクロコン
ピュータ（２）をリセットするのか制御できるので、例
えば、第２マイクロコンピュータ（２）に比簡的軽い異
常が発生し、第２マイクロコンピュータ（２）だけを−
度リセットすることにより回復可能なときに、システム
全体（第１マイクロコンピュータ（１）および第２マイ
クロコンピュータ（２））をリセットする必要がない。

従って、柔軟性のある異常処理が実施できる。

本発明の他の目的および特徴は、図面を参照した以下の
実施例の説明より明らかになろう。

〔実施例〕

第１図に本発明の一実施例を示す。この実施例は複写機
の制御回路であり、マスタＣＰＵＩは、操作ハネルを通
じたマン／マシン　インターフェイスや複写モードの管
理、複写シーケンスの設定等、複写機のシステムコント
ロールを行うものであり、スレーブＣＰＵ２は、マスタ
ＣＰＵＩから指示されたシーケンスの実行、複写プロセ
スの制御といった、いわゆるメカニズムコン）・ロール
を実行するものである。

マスタＣＰＵＩとスレーブＣＰＵ２は、通信手段として
デュアルボー１−　ＲＡ、　Ｍ　３を介して接続されて
いる。マスタＣＰＵＩがスレーブＣＰＵ２にデータ又は
信号を与えるときにはそれをＲＡＭ３に書込み、スレー
ブＣＰＵ２がＲＡＭ３よりそれを読み取る。スレーブＣ
ＰＵ２がマスタＣＰＵＩにデータ又は信号を与えるとき
にはそれをＲＡＭ３に書込み、マスタＣＰＵＩがそれを
読み取る。

マスクＣＰＵＩにはウォッチドッグタイマ４が接続され
、マスタＣＰＵＩは、出力ボートを介してウォッチドッ
グタイマ４にタイマリセット信号を出ツノする。

ウォッチドッグタイマ４のコンピュータリセット信号の
一方は、マスタＣＰＵＩのリセット入力端Ｒ３Ｔに接続
され、他方は、ノアゲート７を介してスレーブＣＰ　１
．Ｊ　２のリセット入力端Ｒ３Ｔに接続されている。ま
た、ノアゲート７にはマスタＣＰＵＩのパラレルＩ１０
の出ノＪボートより出力されるスレーブリセット信号が
入力されている。

このため、ウォッチドッグタイマ４がタイムオバすると
、コンピュータリセット信号がマスタＣＰＵＩおよびス
レーブＣＰＵ２に加わり、リセットがかかる他に、マス
タＣＰＵＩがソフト的にスレーブＣＰＵ２をリセットす
ることができる。

ウォッチドッグタイマ４は、第２図に示すように、タイ
マリセット信号Ｔｍの間隔が所定時限Ｔを越えると、す
なわち再スタート（リセット）されずにタイムオーバす
ると、所定パルス幅のコンピュータリセット信号（低レ
ベルＬ）を出力する。

マスタＣＰＵＩは、それ自身およびスレーブＣＰＵ２が
共に正常動作中には、該所定時限Ｔより短い間隔でタイ
マリセット信号の出力処理を実行するので、ウォッチド
ッグタイマ４は、タイムオーバする前にリセット（再ス
タート）し、コンピュータリセット信号を発生すること
はない、。

スレーブＣＰＵ２が暴走し、その暴走内容が軽異常では
ないとマスクＣＩ）　Ｕ　］が判断すると、タイマリセ
ット信号が発生しなくなり、ウォッチドッグタイマ４が
タイムオーバしてコンピュータリセット信号を出力し、
マスタＣＰ　Ｕ　１およびスレーブＣＰＵ２をリセット
する。マスタＣＰＵＩの暴走の場合も同様である。

ここで軽異常とは、スレーブＣＰ　Ｕ　２のみをリセッ
トするスレーブリセン１−信号の出ツノによりスレーブ
ＣＰＵ２を再起動することで正常なマスクＣＰｔＪ　１
を、スレーブＣＩ）　Ｕ　２の異常前の状態に回復でき
る可能性のある状態をいう。通常マイコン回路の暴走に
は外来ノイズや電源の瞬断などの一過性の原因が多く、
−度リセットすることにより回復することが多く、また
スレーブＣＰＵ２のリセットによってシステム全体が多
大な影響を受けないのであればシステム全体をリセッＩ
・するまでもないから、スレーブＣＰＵ２のみをリセッ
トする。

よって軽異常でない状態と（」−度のりセットにより回
復しないとき（ｒ：ｉ＋同もスレーブＣＰ　ｔ、Ｊ　２
の暴走を検出）や、システム全体に悪影響を及ぼしたと
考えられるとき、あるいは復旧のめどがたちそうもない
ときをいう。

スレーブＣＰＵ２は、この実施例では、ウォッチドッグ
タイマ４の時限値Ｔよりも短い定周期Ｔｓで暴走監視の
ための所定の信号をデコアルボ−ｌ−ＲＡＭ３に書き込
み、マスタＣＰＵＩは監視プログラムに従ってこの所定
の信号の有無を監視する。すなわち、マスタＣＰＵＩは
、所定のタイミングでデュアルポートＲＡＭ３の、該所
定の信号を書込むアドレスを読んで該所定の信号の有無
をチエツクしてそれが所定時間以」二連だえたらスレー
ブＣＰＵ２が暴走したと判定する。

スレーブＣＰＵ２の暴走を判定し、かつ軽異常ではない
と判断するとマスタＣＰＵＩは、暴走を停止すべくコン
ピュータリセットをかける。このためにはウォッチドッ
グタイマ４をタイムオーバさせればよい。そこでマスタ
ＣＰＵＩは、タイマリセット信号の出力を停止する。こ
の実施例では、マスタＣＰ　Ｕ　１はこのとき停止（１
−Ｉ　Ａ　Ｉ−Ｔ　）処理を実行して、マスタＣＰ　Ｕ
　１の制動動作を停止し、制御再開のための制御情報を
メモリに格納し、コンピュータリセット後の制御再開に
備える。

また、スレーブＣＰＵ２の暴走を判定し、かつ軽異常で
あると判断するとマスタＣＰＵＩは、スレーブＣＰＵ２
のみをリセットするスレーブリセット信号をパラレル丁
１０から出力する。

第３ａ図に、マスタＣＰＵＩの制御動作の概要を示す。

マスクＣＰＵＩは、電源オンリセットにより起動されて
（ステップ１：以下カッコ内ではステップという語を省
略）、出力ボートに待４幾時に出力すべき信号を設定し
内部レジスタ、タイマ。

フラグ等を待機時のものに定める（３ａ）。続いて自己
診断が行われる（３ｂ）。ここではマスタＣＰＵＩのメ
モリチエツクやＩｌｏのチエツク。

スレーブとの通信チエツク、スレーブＣＰＵ２の自己診
断実行指示を行う。この自己診断は、異常検出後や定期
的に実行するようにしてもよい。なお、ウォッチドッグ
タイマ４も電源オンリセットによりスタートする４、マ
スタＣＰＵＩは、ＲＡＭ：３の、暴走監視用のアドレス
ＴＭＭのデータを読んで（４）、それがタイマリセット
を指示するものくタイマリセット指示信号）であるかを
チエツクしく５）　、ＴＭＭがタイマリセット指示信号
になるのを待つ（４，５）。ＴＭＭがタイマリセット指
示信号になると計時を開始しく６）、ウォッチドッグタ
イマ４にタイマリセット信号を出力しく７）、ＴＭＭの
タイマリセット指示信号を消去する（８）。そして、Ｔ
ＭＭがタイマリセット指示信号になるのを待つ（９，１
，０）。タイマリセット指示信号になると、マスクＣＰ
ＵＩは、時間カウント値Ｔｍを監視周期レジスタＴｍに
書き込み（１１，）、該時間カウント値Ｔｍの時限を定
めた内部タイマＴｍをスタートして（１，２＞、ウォッ
チドッグタイマ４にリセット信号を与−えかつＴＭＭの
タイマリセノ］・指示信号を消去しく１３）、内部タイ
マ割込みを許可する（１４）。そして複写制御メインプ
ログラムを実行する（１．５）、。

」二連の時間カウント値（監視周期レジスタＴｍ内容）
Ｔｍは、Ｔｓの検出値でありスレ−ブＣＰＵ２、が正常
動作中であれば、それがリセット指示信号をＲＡ、　Ｍ
　３に書き込む周期Ｔｓと実質」二等しい値である。こ
のように周期Ｔｓの検出を終了するまで（４〜］１）に
、Ｔが経過しくすなわちスレーブＣＰ　Ｕ　２が電源オ
ンリセットがら定周期］゛ｓでリセット指示信号が発生
していない）、さらに後述する状況解析（２９）におい
て軽異常ではないと判断されると、ウォッチドッグタイ
マ４がタイムオーバして、マスタＣＰＵＩおよびスレー
ブＣＰ　Ｔ、Ｊ　２にリセットががかり、マスクＣＰＵ
Ｉは初期化（３ａ）に戻り、スレーブＣＰＵ２も初期化
（第４ａ図の３２）に戻り、マスタＣＰＵＩは、再度周
期Ｔｓの検出を行う。マスタＣＰ　Ｕ　１の暴走により
ウォッチドッグタイマ４にリセット信号が与えられない
場合も同様である。また、後述する状況解析（２９）に
おいて軽異常であると判断されると、スレーブＣＰＵ２
のみをリセットするスレーブリセット信号がパラレルＩ
１０から出力され、スレーブＣＰＵ２のみ初期化（第４
ａ図の３２）に戻る、。

なお、この実施例では」二連のようにマスタＣＰＵＩが
周期Ｔｓを検出しているが、この周期検出を省略して、
スレーブＣＰ　ｔＪ　２がＲ，ＡＭ３にタイマリセット
指示信号を書込んだときに、マスタＣＰＵＩは内部タイ
マＴｓをスター）・シてタイマ割込を許可し、かつウォ
ッチドッグタイマ４にリセット信号を与えるようにして
もよい１、すなわち第３ａ図のステップ６〜１１を省略
し、内部タイマ時限（ステップ１２のＴｍ）をＴｓに定
めてもよい。

再度第３ａ図を参照して実施例の説明に戻ると、マスク
ＣＰＵＩば、内部タイマＴｍをスタートしく１．３＞、
内部タイマ割込みを許可しくＩ４）、複写制御（１５）
に進むが、その後内部タイマがＴｍがタイムオーバする
と、第３ｂ図に示す「タイマ割込処理Ｊ　　（２０）を
実行する。すなわち、まず次の時限Ｔｍを計時するため
内部タイマＴｍを再スタートしく２］）、読取回数Ｎを
クリアしく２２）、そしてデュアルポートＲＡＭ３のＴ
ＭＭのデータを読んで（２３＞、それがタイマリセット
指示信号であるかをチエツクする（２４）。タイマリセ
ット指示信号であると、ウォッチドッグタイマ４にタイ
マリセット信号を与え（２５）、ＲＡＭ３のＴＭＭのタ
イマリセット指示信号を消去して（２６）、メインルー
チン（第３ａ図の１５）に戻る。デュアルポー１−　Ｒ
Ａ、　Ｍ　３のＴＭＭのデータを読んで（２３）、それ
がタイマリセット指示信号であるかをチエツクしたとき
（２４）、タイマリセット指示信号がなかったら、この
実施例では、読取回数Ｎが２になったかをチエツクして
、２になっていないともう一度ＲＡＭ３のＴＭＭのデー
タを読んで、それがタイマリセット指示信号であるかを
チエツクする（２３．２４）。

ここでもタイマリセット指示信号がなかったら、Ｎを１
インクレメン１−Ｌ（２７）、ここでＮが２になるので
、ステップ２８でこれを検知すると、スレーブＣＰＵ２
のみをリセットすべきか、それともマスクＣＰ　ｔＪ　
］およびスレーブＣＰＵ２をともにリセットすべきかを
判断する状況解析を行い（２９）、その判断の結果、軽
異常であればスレブＣＰＵ２にスレーブリセット信号を
出ノＪする（３０ａ、３０１））、また、ステップ３０
ａで軽異常でなければ、全割込を禁止しく３０ｃ）、マ
スタＣＰＵＩの複写制御プログラム再開のための情報を
ＲＡ、Ｍ３に書き込み（３０ｄ）、複写停止処理をして
停止情報（ＨＡ、ＬＴ）を設定する（３０ｅ）。

すなわち、この実施例では、第１回のＴＭＭデータの読
み取りでそれがタイマリセット信号でなく、そこでもう
１回ＴＭＭデータの読み取りをして、それでもタイマリ
セント信号がなく、しかも軽異常ではないと判断された
場合に、マスタＣＰＵＩは停止（ＨＡＴ−Ｔ）処理を実
行し、ウォッチドッグタイマ４にはリセット信号を与え
ない。

したがってこの状態でＴ−Ｔｍの時間が過ぎるとウォッ
チドッグタイマ４がタイムオーバして、コンピュータリ
七ッ）・信号を発生し、これによりマスタＣＰＵ］およ
びスレーブＣＰＵ２の両者にリセットがかかる。マスタ
ＣＰＵ］に電源が与えられており停止情報（１−ＩＡＬ
Ｔ）があるのでマスタＣＰ　ｔＪ　］はこのす七セット
では、初期化を実行し、その後はマスクＣＰ　Ｕ　１が
らの指令に基づいてプロセス制御を実行する。。

また、第１回のＴＭＭデータの読み取）Ｊでそれがタイ
マリセット信号でなく、そこでもう１回ＴＭＭデータの
読み取りをして、それでもタイマリセラ）・信号がなく
、かつ軽異常であると判断された場合に、マスタＣＰＵ
ＩはパラレルＴ１０がらスレープリセント信号を発生し
てスレーブＣＰ　Ｕ　２１どけをりｔソ）Ｌ、マスタＣ
Ｐ　Ｕ　］自身にはりセットをかけない。

以」二のようにマスクＣＰ　ＩＪ　１は、スレーブＣＰ
　ｔＪ　２が暴走したときに、状況に応じて、スレブＣ
ＰＵ２だけり七ノド信号をが（Ｊるか、マスクＣＩ）Ｕ
　１とスレーブＣＩ）　Ｕ　２ともにリセット信′ＴＪ
をかＩＪるか、を選択する。

第４ａ図に、スレーブＣＰ　ＴＪ　２の制御動作の概要
を示す１．スレーブＣＰＵ２は、電源オンリセットによ
り起動されて（３１，）、出ノＪボートに待機時に出力
すべき信号を設定し内部レジスタ、タイマ、フラグ等を
待機時のものに定め、ウォッチドッグタイマ４の時限Ｔ
よりも短い時限Ｔｓの内部タイマＴｓをスター［・する
（３２）、そして割込を許可しく３３＞、コピープロセ
スｌｆｉ制御（３４）に進む。その後内部タイマＴｓが
タイムオーバすると、第４　ｂ図に示す［タイマ割込処
理Ｊ　　（４０）を実行する。すなわち、まず次の時限
Ｔｓを計時するため内部タイマＴｓを再スタートＬ（４
１）、そしてデュアルポー１−　ＲＡ　Ｍ　３のＴＭＭ
にタイマリセット信号を書込み（４，２）、メインルー
チン（第４ａ図の３４）に戻る。ウォッチドッグタイマ
４がタイムオーバしてコンピュータリセット信号を発生
しこれによりスレーブＣＰＵ２にリセットがかかるか、
パラレルＩ１０からスレーブリセット信号が発生しこれ
によりスレーブＣＰＵ２にり七ノＩ−がかかると、スレ
ーブＣＰ　Ｕ　２は初期化（３２）を実行する。すなわ
ち電源オンリセットのときと同様に、プログラムの最初
に戻って、その実行を再開する、。

なお、上記実施例では、スレーブＣＰＵ２は定ＪＭ　Ｍ
　Ｔ　ｓで、マスタＣＰ　Ｕ　］にタタイマリセット指
示信号を送信するためにそれをＲＡＭ３のＴＭＭに書込
むが、スレーブＣＰＵ２は、タイマ４の時限Ｔより短い
不定間隔（最大値がＴＩ）でタイマリセット指示信号を
ＲＡ、Ｍ３のＴＭＭに書込み、マスクＣＰＵＩは、ウォ
ッチドッグタイマ４にタイマリセラ１へ信号を送出して
からＴ１より長くＴより短い一定時間Ｔ２後に、すなわ
ち定周期Ｔ２で、ＴＭＭのデータを読んでそれがタイマ
リセット信号であるとウォッチドッグタイマ４にタイマ
リセット信号を送出するようにしてもよい。

〔発明の効果〕

以上の通り本発明によれば、１個のウォッチドッグタイ
マ（４）と、第１および第２マイクロコンピュータ（Ｌ
２）の比較的に簡単な監視動作により、第１および第２
マイクロコンピュータ（１，２）のそれぞれの暴走のい
ずれも検知され、この暴走に対応した保護がなされる３
、また、第１マイクロコンピュータ（＋）は、第２マイ
クロコンピュータ（２）だ１−１をり七ノドするのか、
あるいは第１マイクロコンピュータ（１）と第２フイク
ロコンピユータ（２）をリセソＩ・するのか制御できる
ので、例えば、第２マイクロコンピュータ（２）に比簡
的軽い異常が発生シ、第２マイクロコンピュータ（２）
だけを−度リセットすることにより回復可能なときに、
システム全体（第１マイクロコンピュータ（＋）および
第２マイクロコンピュータ（２））をリセッ［・する必
要がない。従って、柔軟性のある異常処理が実施できる
。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を示すブロック図で
ある。 第２図は、第１図に示すウォッチドッグタイマ４に与え
られるリセット信号とウォッチドッグタイマ４が発生す
るコンピュータリセット信号の関係を示すタイムチャー
１・である。 第３ａ図および第３１〕図は、第１図に示すマスクマイ
クロコンピュータ１の制御動作を示すフロチャーＩ・で
ある３゜ 第４ａ図および第４ｂ図は、第１図に示すスレブマイク
ロコンピコータ２の制御動作を示すフローチャー１・で
ある。 第５図および第６図は、従来のマイクロコンピュータ回
路の構成概要を示すブロック図である１マスタマイクロ
コンピュータ （第１マイクロコンピュータ） ２ニスレープマイクロコンピュータ （第２マイクロコンピュータ） ３：デュアルボ−１−ＲＡ、Ｍ ４：ウォッチドッグタイマ ５判定回路 ７：ノアゲート （ウォッチドッグタイマ） ６ノアゲート

Claims (1)

1. 【特許請求の範囲】 時限開始より所定時限Ｔ内に再スタート信号を受けると
   時限動作を新たに開始し再スタート信号を受けないと該
   所定時限Ｔでタイムオーバし、タイムオーバしたとき後
   記第１および第２マイクロコンピュータをリセットする
   第１リセット信号を与えるウォッチドッグタイマ； 定常動作中に後記第１マイクロコンピュータに前記所定
   時限Ｔ以内の時間間隔で再スタート指示信号を与え、前
   記第１リセット信号および後記第２リセット信号に応答
   して自身をリセットする第２マイクロコンピュータ；お
   よび、 定常動作中に前記再スタート指示信号を受けると前記ウ
   ォッチドッグタイマに前記再スタート信号を与え、前記
   再スタート指示信号を受けないと自己のリセットが不要
   なときには前記再スタート信号および前記第２マイクロ
   コンピュータをリセットする第２リセット信号を発生し
   自己のリセットが要のときには前記再スタート信号の発
   生を保留し、前記第１リセット信号に応答して自身をリ
   セットする第１マイクロコンピュータ；を備えるマイク
   ロコンピュータ回路。