JPH047741A - 並列演算処理装置 - Google Patents
並列演算処理装置Info
- Publication number
- JPH047741A JPH047741A JP10872590A JP10872590A JPH047741A JP H047741 A JPH047741 A JP H047741A JP 10872590 A JP10872590 A JP 10872590A JP 10872590 A JP10872590 A JP 10872590A JP H047741 A JPH047741 A JP H047741A
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- Japan
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- parallel
- arithmetic
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- 239000002131 composite material Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は複数の演算処理を並列に処理する並列演算処理
装置に関する。
装置に関する。
（従来の技術）
各種の演算を並列に処理する並列演算処理装置の］つと
して、複数の演算器を持ち、これら各演算器を並列に動
作させて各種の演算を同時に行なう装置が知られている
。
して、複数の演算器を持ち、これら各演算器を並列に動
作させて各種の演算を同時に行なう装置が知られている
。
そして、このような並列演算処理装置を使用することに
より、各種の演算処理を同時に実行して実質的な演算処
理速度を向上させることができる。
より、各種の演算処理を同時に実行して実質的な演算処
理速度を向上させることができる。
（発明が解決しようとする課題）
しかしながらこのような並列演算処理装置においては、
各演算器は演算が終了する毎に、その演算結果をコンデ
ィションコード（例えば、演算結果を示すフラグなど）
として出力するので、複合条件を含むプログラムを処理
するとき、各演算器を並列に動作させることができない
ことがある。
各演算器は演算が終了する毎に、その演算結果をコンデ
ィションコード（例えば、演算結果を示すフラグなど）
として出力するので、複合条件を含むプログラムを処理
するとき、各演算器を並列に動作させることができない
ことがある。
例えば、第４図に示す如く、１つの条件″Ｘ＋Ｙ＝Ｏ”
と、他の条件” ｚ ＊ ｗ ＝ ｏ ”との論理和が
“真″のとき処理Ａを実行させ、″偽″のとき処理Ｂを
実行させる複合条件を含むプログラムの処理するとき、
従来の並列演算処理装置においては、第５図に示す如く
最初に変数Ｘと、変数Ｙとを加算しくステップ５ＴＩＯ
Ｉ）、この加算結果に応じて得られたコンディションコ
ードの値をチェツクして（ステップ５Ｔ１０２）−コン
ディションコードの値が“偽”であれば、処理Ｂに分岐
し、また前記コンディションコードの値が゛′真″であ
れば、次のステップに分岐し、そしてこのステップにお
いて、変数２と、変数Ｗとの乗算を行なった後（ステッ
プ５Ｔ１０３）−この乗算結果に応じて得られたコンデ
ィションコードの値をチエツクしくステップＳＴ’１０
４）−コンディションコードの値が″偽″であれば、処
理Ｂに分岐し、また前記コンディションコードの値が゛
′真″であれば、処理Ａに分岐するという手順でプログ
ラムを処理しなければならない。
と、他の条件” ｚ ＊ ｗ ＝ ｏ ”との論理和が
“真″のとき処理Ａを実行させ、″偽″のとき処理Ｂを
実行させる複合条件を含むプログラムの処理するとき、
従来の並列演算処理装置においては、第５図に示す如く
最初に変数Ｘと、変数Ｙとを加算しくステップ５ＴＩＯ
Ｉ）、この加算結果に応じて得られたコンディションコ
ードの値をチェツクして（ステップ５Ｔ１０２）−コン
ディションコードの値が“偽”であれば、処理Ｂに分岐
し、また前記コンディションコードの値が゛′真″であ
れば、次のステップに分岐し、そしてこのステップにお
いて、変数２と、変数Ｗとの乗算を行なった後（ステッ
プ５Ｔ１０３）−この乗算結果に応じて得られたコンデ
ィションコードの値をチエツクしくステップＳＴ’１０
４）−コンディションコードの値が″偽″であれば、処
理Ｂに分岐し、また前記コンディションコードの値が゛
′真″であれば、処理Ａに分岐するという手順でプログ
ラムを処理しなければならない。
このように、従来の並列演算処理装置では、複合条件を
含むプログラムを処理する場合、複数の分岐をその都度
、行なわなければならないので、演算を並列に実行でき
なくなるという問題があった。
含むプログラムを処理する場合、複数の分岐をその都度
、行なわなければならないので、演算を並列に実行でき
なくなるという問題があった。
本発明は上記の事情に鑑み、複合条件を含む処理をも並
列に実行することかてぎ、これによって処理速度を高速
化することができる並列演算処理装置を提供することを
目的としている。
列に実行することかてぎ、これによって処理速度を高速
化することができる並列演算処理装置を提供することを
目的としている。
（課題を解決するための手段）
上記の目的を達成するために本発明による並列演算処理
装置は、複数の演算器を備え、これらの各演算器を並列
に同時動作させることにより高速に演算処理を行なう並
列演算処理装置において、前記各演算器のコンディショ
ンコードに対して少なくともに論理演算、選択演算のい
ずれかを行なって１つのコンディションコードを生成す
るコンディションコード処理部を備えたことを特徴とし
ている。
装置は、複数の演算器を備え、これらの各演算器を並列
に同時動作させることにより高速に演算処理を行なう並
列演算処理装置において、前記各演算器のコンディショ
ンコードに対して少なくともに論理演算、選択演算のい
ずれかを行なって１つのコンディションコードを生成す
るコンディションコード処理部を備えたことを特徴とし
ている。
（作用）
上記の構成において、コンディションコード処理部によ
って各演算器のコンディションコードに対し、少なくと
もに論理演算、選択演算のいずれかを行なって１つのコ
ンディションコードを生成することにより、複数の演算
結果による条件分岐を高速で行なう。
って各演算器のコンディションコードに対し、少なくと
もに論理演算、選択演算のいずれかを行なって１つのコ
ンディションコードを生成することにより、複数の演算
結果による条件分岐を高速で行なう。
（実施例）
第１図は本発明による並列演算処理装置の一実施例を示
すブロック図である。
すブロック図である。
この図に示す並列演算処理装置は並列演算制御部１と、
複数の演算器２ａ〜２Ｃと、論理ゲート３と、フラグ選
択回路４とを備えており、複合条件を含む処理を行なう
ときには、各演算器２８〜２ｃによって各演算を各々行
なうとともに、この演算結果に応じて出力されるコンデ
ィションコードを直接、または論理ゲート３によって処
理した後、フラグ選択回路４によって選択してこの選択
結果をコンディションコードとして出力する。
複数の演算器２ａ〜２Ｃと、論理ゲート３と、フラグ選
択回路４とを備えており、複合条件を含む処理を行なう
ときには、各演算器２８〜２ｃによって各演算を各々行
なうとともに、この演算結果に応じて出力されるコンデ
ィションコードを直接、または論理ゲート３によって処
理した後、フラグ選択回路４によって選択してこの選択
結果をコンディションコードとして出力する。
並列演算制御部１は、例えばマイクロ命令制御による並
列演算制御の場合にはマイクロ命令制御部に相当する部
分であり、複合条件を含む処理を行なうとき、この複合
演算に対応するフラグ選択命令を生成してこれをフラグ
選択回路４にセットするとともに、各演算器２８〜２Ｃ
に前記複合条件に伴う各演算を行なわせる。
列演算制御の場合にはマイクロ命令制御部に相当する部
分であり、複合条件を含む処理を行なうとき、この複合
演算に対応するフラグ選択命令を生成してこれをフラグ
選択回路４にセットするとともに、各演算器２８〜２Ｃ
に前記複合条件に伴う各演算を行なわせる。
各演算器２８〜２ｃは各々各種の単一演算を行なう部分
であり、前記並列演算処理部］から演算指令が供給され
る毎に、指定された演算を行なって演算結果に対応した
コンディションコードを生成しこれをフラグ選択回路４
と、論理ゲート３とに各々供給する。
であり、前記並列演算処理部］から演算指令が供給され
る毎に、指定された演算を行なって演算結果に対応した
コンディションコードを生成しこれをフラグ選択回路４
と、論理ゲート３とに各々供給する。
論理ゲート３は論理積回路と論理和回路とを備えており
、前記各演算器２８〜２ｃから供給される各コンディシ
ョンコードの論理積と、論理和とをとってこれらの処理
結果をフラグ選択回路４に供給する。
、前記各演算器２８〜２ｃから供給される各コンディシ
ョンコードの論理積と、論理和とをとってこれらの処理
結果をフラグ選択回路４に供給する。
フラグ選択回路４はマルチプレクサを備えており、前記
並列演算制御部１から供給されるフラグ選択命令に基づ
いて前記各演算器２８〜２ｃから供給されるコンディシ
ョンコード、前記論理ゲート３から供給される論理積、
論理和のいずれか１つを選択してこの選択結果をコンデ
ィションコードとして出力する。
並列演算制御部１から供給されるフラグ選択命令に基づ
いて前記各演算器２８〜２ｃから供給されるコンディシ
ョンコード、前記論理ゲート３から供給される論理積、
論理和のいずれか１つを選択してこの選択結果をコンデ
ィションコードとして出力する。
次に、第２図および第３図を参照しながらこの実施例の
動作を説明する。
動作を説明する。
まず、第２図に示す如く１つの条件＃ ｘ ＋ ｙ ＝
＝０″と、他の条件” Ｚ ＊ Ｗ ＝ Ｏｔ＋との論
理和か“真″のとき処理Ａを実行させ、′偽″のとき処
理Ｂを実行させる複合条件を含むプログラムの処理する
ときには、並列演算制御部１は第３図に示す如くフラグ
選択回路４を制御して各演算器２ａ。
＝０″と、他の条件” Ｚ ＊ Ｗ ＝ Ｏｔ＋との論
理和か“真″のとき処理Ａを実行させ、′偽″のとき処
理Ｂを実行させる複合条件を含むプログラムの処理する
ときには、並列演算制御部１は第３図に示す如くフラグ
選択回路４を制御して各演算器２ａ。
２ｂの論理和をコンディションコードとして選択させる
ようにこれをセントした後、各演算器２ａ、２ｂを制御
して演算器２ａに“ｘ＋ｙ＝ｏ”の演算を行なわせると
ともに、演算器２ｂに” ｚ ＊ ｗ＝０″の演算を行
なわせる（ステップ５ＴＩ）。
ようにこれをセントした後、各演算器２ａ、２ｂを制御
して演算器２ａに“ｘ＋ｙ＝ｏ”の演算を行なわせると
ともに、演算器２ｂに” ｚ ＊ ｗ＝０″の演算を行
なわせる（ステップ５ＴＩ）。
これによって、各演算器２ａ、２ｂによる演算が終了し
て演算結果に対応するコンディションコードが出力され
、論理ゲート３によってこれらの論理和がとら九たとき
（ステップ５Ｔ２）＋フラグ選択回路４によってこれが
選択されてコンディションコードとして出力され、この
コンディションコードの内容に基づいて処理Ａ、または
処理Ｂのいずれかが実行される。
て演算結果に対応するコンディションコードが出力され
、論理ゲート３によってこれらの論理和がとら九たとき
（ステップ５Ｔ２）＋フラグ選択回路４によってこれが
選択されてコンディションコードとして出力され、この
コンディションコードの内容に基づいて処理Ａ、または
処理Ｂのいずれかが実行される。
このようにこの実施例においては、各演算器２８〜２ｃ
を並列に動作させて得られたコンディションコードの論
理積、論理和をとってこれらの処理結果および各演算器
２ａ〜２Ｃによって得られたコンディションコードのい
ずれか１つを選択してこれをコンディションコードとし
て出力するようにしたので、複合条件を含む処理をも並
列に実行することかてぎ、これによって処理速度を高速
化することができる。
を並列に動作させて得られたコンディションコードの論
理積、論理和をとってこれらの処理結果および各演算器
２ａ〜２Ｃによって得られたコンディションコードのい
ずれか１つを選択してこれをコンディションコードとし
て出力するようにしたので、複合条件を含む処理をも並
列に実行することかてぎ、これによって処理速度を高速
化することができる。
また、上述した実施例においては、論理積回路と論理和
回路とによって論理ゲート３を構成するようにしている
が、書き換え自在な素子によって論理ゲート３を構成し
て、複合条件に応じて論理ゲート３の内容を書き換える
ようにしても良い。
回路とによって論理ゲート３を構成するようにしている
が、書き換え自在な素子によって論理ゲート３を構成し
て、複合条件に応じて論理ゲート３の内容を書き換える
ようにしても良い。
以ｈｔｉ明したように本発明によれば、複合条件を含む
処理をも並列に実行することかてぎ、これによって処理
速度を高速化することができる。
処理をも並列に実行することかてぎ、これによって処理
速度を高速化することができる。
第１図は本発明による並列演算処理装置の一実施例を示
すブロック図、第２図は同実施例の動作例を説明するた
めのプログラム例を示す模式図、第３図は同実施例の動
作例を示すフローチャート、第４図は従来から知られて
いる並列演算処理装置の動作例を説明するためのプログ
ラム例を示す模式図、第５図は従来から知られている並
列演算処理装置の動作例を示すフローチャートである。 １・・・並列演算制御部 ２８〜２ｃ・−・演算器 ４・・・コンディションコード処理部 （フラグ選択回路）
すブロック図、第２図は同実施例の動作例を説明するた
めのプログラム例を示す模式図、第３図は同実施例の動
作例を示すフローチャート、第４図は従来から知られて
いる並列演算処理装置の動作例を説明するためのプログ
ラム例を示す模式図、第５図は従来から知られている並
列演算処理装置の動作例を示すフローチャートである。 １・・・並列演算制御部 ２８〜２ｃ・−・演算器 ４・・・コンディションコード処理部 （フラグ選択回路）
Claims (1)
- （１）複数の演算器を備え、これらの各演算器を並列に
同時動作させることにより高速に演算処理を行なう並列
演算処理装置において、 前記各演算器のコンディションコードに対して少なくと
もに論理演算、選択演算のいずれかを行なつて１つのコ
ンディシヨンコードを生成するコンディションコード処
理部、 を備えたことを特徴とする並列演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108725A JP2768803B2 (ja) | 1990-04-26 | 1990-04-26 | 並列演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108725A JP2768803B2 (ja) | 1990-04-26 | 1990-04-26 | 並列演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH047741A true JPH047741A (ja) | 1992-01-13 |
| JP2768803B2 JP2768803B2 (ja) | 1998-06-25 |
Family
ID=14491970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108725A Expired - Fee Related JP2768803B2 (ja) | 1990-04-26 | 1990-04-26 | 並列演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768803B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008524723A (ja) * | 2004-12-17 | 2008-07-10 | インテル・コーポレーション | 単一命令複数データ実行エンジンのフラグレジスタのための評価ユニット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043751A (ja) * | 1983-08-18 | 1985-03-08 | Hitachi Ltd | 情報処理装置 |
-
1990
- 1990-04-26 JP JP2108725A patent/JP2768803B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043751A (ja) * | 1983-08-18 | 1985-03-08 | Hitachi Ltd | 情報処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008524723A (ja) * | 2004-12-17 | 2008-07-10 | インテル・コーポレーション | 単一命令複数データ実行エンジンのフラグレジスタのための評価ユニット |
| JP4901754B2 (ja) * | 2004-12-17 | 2012-03-21 | インテル・コーポレーション | 単一命令複数データ実行エンジンのフラグレジスタのための評価ユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768803B2 (ja) | 1998-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |