JPH0475316A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造工程のウェーハプロセスにおいて用い
るアライメントマークの形成方法の改良に関し、
半導体装置の製造工程のウェーハプロセスにおけるアラ
イメント作業を高精度で行うことが可能となる半導体装
置の製造方法の提供を目的とし、フィールド絶縁膜によ
り素子形成部及びアライメントマーク部が画定された半
導体基板の全面に絶縁膜を形成する工程と、前記素子形
成部の前記絶縁膜にコンタクトホールを形成すると同時
に、前記アライメントマーク部の前記絶縁膜をパターニ
ングしてアライメントマークを形成する工程と、レジス
ト膜を全面に形成し、アライメントマーク部表面の前記
レジスト膜を除去するようパターニングし、前記アライ
メントマークの周囲の前記半導体基板をエツチングする
工程と、前記レジスト膜を除去し、全面に導電膜を形成
する工程とを含むよう構成する。[Detailed Description of the Invention] [Summary] Regarding the improvement of the method for forming alignment marks used in the wafer process of the semiconductor device manufacturing process, the present invention has been made to enable highly accurate alignment work in the wafer process of the semiconductor device manufacturing process. A step of forming an insulating film on the entire surface of a semiconductor substrate in which an element forming part and an alignment mark part are defined by a field insulating film, and contacting the insulating film in the element forming part. At the same time as forming the hole, patterning the insulating film in the alignment mark portion to form an alignment mark; forming a resist film on the entire surface, patterning to remove the resist film on the surface of the alignment mark portion; The method is configured to include a step of etching the semiconductor substrate around the alignment mark, and a step of removing the resist film and forming a conductive film on the entire surface.
本発明は、半導体装置の製造工程のウェーハプロセスに
おいて用いるアライメントマークの形成方法の改良に関
するものである。The present invention relates to an improvement in a method for forming alignment marks used in a wafer process for manufacturing semiconductor devices.
近年の半導体装置の高集積化・高速化に伴い、平坦化・
薄膜化・パターンの微細化が要求されている。In recent years, as semiconductor devices have become more highly integrated and faster, flattening and
There is a demand for thinner films and finer patterns.
ウェーハプロセスのフォト工程においては、アライメン
トマークのピッチし、レーザ光の波長λ。In the photo step of the wafer process, the pitch of the alignment marks is determined and the wavelength λ of the laser beam is adjusted.
アライメントマークの屈折率nに対して、二のようなア
ライメントマークにより散乱された干渉光が少なくなり
、ディテクタによるアライメントマークの検出率が低下
しており、検出率を向上させるためにディテクタの感度
を上げるとノイズをも検出してしまい、アライメント精
度が低下している。With respect to the refractive index n of the alignment mark, the amount of interference light scattered by the alignment mark 2 decreases, and the detection rate of the alignment mark by the detector decreases.In order to improve the detection rate, the sensitivity of the detector is increased. If it is increased, noise will also be detected, reducing alignment accuracy.
以上のような状況からウェーハプロセスのフォト工程に
おけるアライメント作業を高精度で行うことが可能な半
導体装置の製造方法が要望されている。Under the above circumstances, there is a need for a semiconductor device manufacturing method that can perform alignment work in the photo step of the wafer process with high precision.
が成立する入射角θの場合にレーザ光の干渉が最も強く
なり、干渉光の検出率が高くなる。When the incident angle θ holds true, the interference of the laser light becomes the strongest, and the detection rate of the interference light increases.
このような入射角θでレーザ光束をアライメントマーク
上を走査させ、アライメントマークのエツジで散乱する
レーザ光をディテクタで検出してアライメント作業を行
っているが、半導体装置の平坦化に伴いアライメント作
業に用いるアライメントマークも平坦化されて段差が小
さくなると、〔従来の技術〕
従来の半導体装置の製造方法について第2図により工程
順に詳細に説明する。Alignment work is performed by scanning the alignment mark with a laser beam at such an incident angle θ and using a detector to detect the laser light scattered at the edges of the alignment mark. [Background Art] A conventional method for manufacturing a semiconductor device will be explained in detail step by step with reference to FIG. 2.
まず第2図(a)に示すように、フィールド酸化膜12
により素子形成部を画定し、ゲート酸化膜13及びゲー
ト電極14を形成し、アライメントマーク部を含む全表
面に絶縁膜15を形成する。First, as shown in FIG. 2(a), the field oxide film 12
An element forming portion is defined by forming the gate oxide film 13 and the gate electrode 14, and an insulating film 15 is formed on the entire surface including the alignment mark portion.
つぎにレジスト膜を用いるフォトリソグラフィー技術を
用いて、第2図(b)に示すようにゲート電極14の表
面の絶縁膜15にコンタクトホール16を形成すると同
時に、アライメントマーク部の絶縁膜15をパターニン
グしてアライメントマーク15aを形成する。Next, using a photolithography technique using a resist film, as shown in FIG. 2(b), a contact hole 16 is formed in the insulating film 15 on the surface of the gate electrode 14, and at the same time, the insulating film 15 at the alignment mark portion is patterned. Then, an alignment mark 15a is formed.
ついで第2図(C)に示すように、全面にアルミニウム
膜18を形成する。Then, as shown in FIG. 2(C), an aluminum film 18 is formed on the entire surface.
最後に第2図(6)に示すように素子形成部において残
すべきアルミニウム農工8をパターニングすると同時に
、アライメントマーク部のすべてのアルミニウム膜18
を除去する。Finally, as shown in FIG. 2 (6), the aluminum film 18 to be left in the element forming area is patterned, and at the same time all the aluminum films 18 in the alignment mark area are patterned.
remove.
このように素子形成部におけるアルミニウム膜18から
なる配線膜のパターニング形成と同時に、アライメント
マーク部のアルミニウム膜18を除去して絶縁膜15か
らなるアライメントマーク15aを形成する。In this way, at the same time as patterning the wiring film made of the aluminum film 18 in the element forming part, the aluminum film 18 in the alignment mark part is removed to form the alignment mark 15a made of the insulating film 15.
以上説明した従来の半導体装置の製造方法においては、
アライメントマーク部に形成するアライメントマークを
、工程の最初に素子形成部に形成する絶縁膜と同時に形
成する絶縁膜をパターニングして形成するので、その高
さは素子形成部の絶縁膜の膜厚と等しくなり、この絶縁
膜の膜厚が薄い場合にはアライメントマークとして認識
するのが困難になるため、アライメント作業の精度が低
下するという問題点があった。In the conventional semiconductor device manufacturing method described above,
The alignment mark formed in the alignment mark part is formed at the beginning of the process by patterning the insulating film that is formed at the same time as the insulating film formed in the element forming part, so its height is determined by the thickness of the insulating film in the element forming part. If the film thickness of this insulating film is thin, it becomes difficult to recognize it as an alignment mark, resulting in a problem that the accuracy of alignment work decreases.
本発明は以上のような状況から、半導体装置の製造工程
のウェーハプロセスにおけるアライメント作業を高精度
で行うことが可能となる半導体装置の製造方法の捷供を
目的としたものである。SUMMARY OF THE INVENTION In view of the above-mentioned circumstances, the present invention aims to provide a method for manufacturing a semiconductor device that allows alignment work in a wafer process of a semiconductor device manufacturing process to be performed with high precision.
本発明の半導体装置の製造方法は、フィールド絶縁膜に
より素子形成部及びアライメントマーク部が画定された
半導体基板の全面に絶縁膜を形成する工程と、この素子
形成部のこの絶縁膜にコンタクトホールを形成すると同
時に、このアライメントマーク部の絶縁膜をパターニン
グしてアライメントマークを形成する工程と、レジスト
膜を全面に形成し、アライメントマーク部表面のこのし
シスト膜を除去するようパターニングし、このアライメ
ントマークの周囲のこの半導体基板をエツチングする工
程と、このレジスト膜を除去し、全面に導電膜を形成す
る工程とを含むよう構成する。The method for manufacturing a semiconductor device of the present invention includes the steps of forming an insulating film over the entire surface of a semiconductor substrate in which an element forming area and an alignment mark area are defined by a field insulating film, and forming a contact hole in this insulating film in the element forming area. At the same time as forming the alignment mark, there is a process of patterning the insulating film on the alignment mark part to form an alignment mark, and forming a resist film on the entire surface and patterning to remove the cyst film on the surface of the alignment mark part. The structure includes a step of etching the semiconductor substrate around the semiconductor substrate, and a step of removing the resist film and forming a conductive film on the entire surface.
即ち本発明においては、アライメントマーク部に形成し
た絶縁膜からなるアライメントマークの周囲の半導体基
板をエツチングし、このエツチングにより形成した凹み
及びアライメントマークの上面にアルミニウム膜を形成
するので、この両方のアルミニウム膜の段差を、半導体
基板の表面と絶縁膜からなるアライメントマークの上面
との段差よりも著しく大きくすることが可能となり、ア
ライメント作業の精度を向上させることが可能となる。That is, in the present invention, the semiconductor substrate around the alignment mark made of an insulating film formed in the alignment mark portion is etched, and an aluminum film is formed on the recess formed by this etching and on the upper surface of the alignment mark. It becomes possible to make the step of the film significantly larger than the step between the surface of the semiconductor substrate and the upper surface of the alignment mark made of the insulating film, and it becomes possible to improve the precision of the alignment work.
以下第1図により本発明の一実施例について工程順に詳
細に説明する。Hereinafter, an embodiment of the present invention will be described in detail in the order of steps with reference to FIG.
まず第1図に示すように、フィールド酸化膜2により素
子形成部を画定し、ゲート酸化膜3及びポリシリコンか
らなるゲート電極4を形成し、アライメントマーク部を
含む全面に膜厚1μ朔のシリ−コン酸化膜からなる絶縁
膜5を形成する。First, as shown in FIG. 1, an element formation area is defined by a field oxide film 2, a gate oxide film 3 and a gate electrode 4 made of polysilicon are formed, and a silicon film with a thickness of 1 μm is formed over the entire surface including the alignment mark area. - Form an insulating film 5 made of a silicon oxide film.
この絶縁膜5は膜形成後、窒素雰囲気で10分間900
°Cで熱処理して平坦化を行う。After forming the insulating film 5, the insulation film 5 was heated at 90°C for 10 minutes in a nitrogen atmosphere.
Planarization is performed by heat treatment at °C.
つぎにレジスト膜を用いるフォトリソグラフィー技術を
用いて、第1図(b)に示すようにゲート電極4の表面
の絶縁膜5にコンタクトホール6を形成すると同時に、
アライメントマーク部の絶縁膜5をパターニングしてア
ライメントマーク5aを形成する。Next, using a photolithography technique using a resist film, a contact hole 6 is formed in the insulating film 5 on the surface of the gate electrode 4 as shown in FIG. 1(b), and at the same time,
The insulating film 5 in the alignment mark portion is patterned to form an alignment mark 5a.
ついで第1図(C)に示すように、全面に膜厚2μmの
レジスト膜7を形成し、アライメントマーク部のレジス
ト膜7のみを除去するようパターニングし、アライメン
トマーク5aをマスクとする四弗化炭素(CF、)を用
いるドライエツチングで半導体基板1を1allの深さ
までエツチングして凹み1aを形成する。Next, as shown in FIG. 1(C), a resist film 7 with a thickness of 2 μm is formed on the entire surface, patterned to remove only the resist film 7 in the alignment mark portion, and tetrafluorinated film is applied using the alignment mark 5a as a mask. The semiconductor substrate 1 is etched to a depth of 1all by dry etching using carbon (CF) to form a recess 1a.
最後にレジスト膜7を除去して全面に膜厚1u11のア
ルミニウム膜8をバイアススパッタ法により形成すると
、第1図(d)に示すように、素子形成部ではコンタク
トホール6内及び絶縁膜5の表面に配線層が形成され、
アライメントマーク部においてはアライメントマーク5
aの周囲の半導体基板、1に形成した凹みlaにアルミ
ニウム膜8が充填されてほぼ半導体基板1の表面と等し
くなり、アライメントマーク5aの表面にもアルミニウ
ム膜8が形成され、その段差が約2μ麟となる。Finally, when the resist film 7 is removed and an aluminum film 8 with a thickness of 1u11 is formed on the entire surface by bias sputtering, as shown in FIG. A wiring layer is formed on the surface,
In the alignment mark section, alignment mark 5
The recess la formed in the semiconductor substrate 1 around point a is filled with an aluminum film 8 so that the surface is almost equal to the surface of the semiconductor substrate 1, and the aluminum film 8 is also formed on the surface of the alignment mark 5a, with a step difference of about 2μ. Become a lint.
このように素子形成部におけるアルミニウム膜8からな
る配線層の形成と同時に、アライメントマーク部のアラ
イメントマーク5aの表面及び半導体基板1にアルミニ
ウム膜8を形成すると、膜厚l′μmの絶縁膜5からな
るアライメントマー・り5aに比して著しく膜厚の厚い
アルミニウム膜8とアライメントマーク5aからなるア
ライメントマークを形成することが可能となり、高精度
のアライメント作業を行うことが可能となる。In this way, when the aluminum film 8 is formed on the surface of the alignment mark 5a of the alignment mark part and on the semiconductor substrate 1 at the same time as the wiring layer made of the aluminum film 8 in the element formation part, the insulating film 5 with a film thickness of 1' μm is formed. It becomes possible to form an alignment mark consisting of the alignment mark 5a and the aluminum film 8 which is significantly thicker than the alignment mark 5a, and it becomes possible to perform highly accurate alignment work.
以上の説明から明らかなように本発明によれば、極めて
簡単な工程の変更により、従来のアライメントマークの
段差よりも大きな段差を有するアライメントマークを形
成することが可能となり、アライメント作業の精度を向
上させることが可能となる等の利点があり、著しい経済
的及び、信軌性向上の効果が期待できる半導体装置の製
造方法の提供が可能である。As is clear from the above description, according to the present invention, it is possible to form an alignment mark with a step difference larger than that of a conventional alignment mark by changing an extremely simple process, thereby improving the accuracy of alignment work. It is possible to provide a method for manufacturing a semiconductor device that can be expected to be significantly economical and to improve reliability.
第1図は本発明による一実施例を工程順に示す側断面図
、
第2図は従来の半導体装置の製造方法を工程順に示す側
断面図、
である。
図において、
1は半導体基板、
1aは凹み、
2はフィールド酸化膜、
3はゲート酸化膜、
4はゲート電極、
5は絶縁層、
5aはアライメントマーク、
6はコンタク
トホール、
7はレジスト膜、
8はアルミニウム膜、
を示す。
dl
レジスト膜(7)の除去及びアルミニウムI[(8)の
形成本発明による一実施例を工程順に示す側断面図第
図(その2)
(al
絶縁II!(15)の形成
従来の半導体装置の製造方法を工程順に示す側断面図第
図(その1)
!al
絶縁@(5)の形成
bl
コンタクトホール(6)及びアライメントマーク(5a
)の形成本発明による一実施例を工程順に示す側断面図
第
図(その1)
(bl
コンタクトホール(16)及びアライメントマーク(1
5a)の形成el
アルミニウムI[(1B)の形成
従来の半導体装置の製造方法を工程順に示す側断面図第
図(その2)
パターニング
従来の半導体装置の製造方法を工程順に示す側断面1第
図(その3)FIG. 1 is a side cross-sectional view showing an embodiment of the present invention in order of steps, and FIG. 2 is a side cross-sectional view showing a conventional method for manufacturing a semiconductor device in order of steps. In the figure, 1 is a semiconductor substrate, 1a is a recess, 2 is a field oxide film, 3 is a gate oxide film, 4 is a gate electrode, 5 is an insulating layer, 5a is an alignment mark, 6 is a contact hole, 7 is a resist film, 8 indicates an aluminum film; dl Removal of resist film (7) and formation of aluminum I [(8) Figure 2 (side sectional view) showing an embodiment of the present invention in the order of steps (Part 2) (al Formation of insulation II! (15) Conventional semiconductor device (Part 1) !al Formation of insulation@(5) Contact hole (6) and alignment mark (5a)
Formation of contact hole (16) and alignment mark (1)
5a) Formation el Formation of Aluminum I (Part 3)
Claims (1)
メントマーク部が画定された半導体基板(1)の全面に
絶縁膜(5)を形成する工程と、 前記素子形成部の前記絶縁膜(5)にコンタクトホール
(6)を形成すると同時に、前記アライメントマーク部
の前記絶縁膜(5)をパターニングしてアライメントマ
ーク(5a)を形成する工程と、レジスト膜(7)を全
面に形成し、アライメントマーク部表面の前記レジスト
膜(7)を除去するようパターニングし、前記アライメ
ントマーク(5a)の周囲の前記半導体基板(1)をエ
ッチングする工程と、 前記レジスト膜(7)を除去し、全面に導電膜(8)を
形成する工程と、 を含むことを特徴とする半導体装置の製造方法。[Scope of Claims] A step of forming an insulating film (5) on the entire surface of a semiconductor substrate (1) in which an element forming area and an alignment mark area are defined by a field insulating film (2); A step of forming a contact hole (6) in the film (5) and simultaneously patterning the insulating film (5) in the alignment mark portion to form an alignment mark (5a), and forming a resist film (7) on the entire surface. and patterning to remove the resist film (7) on the surface of the alignment mark portion, and etching the semiconductor substrate (1) around the alignment mark (5a); and removing the resist film (7). . A method for manufacturing a semiconductor device, comprising: forming a conductive film (8) on the entire surface.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2190001A JPH0475316A (en) | 1990-07-17 | 1990-07-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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JP2190001A JPH0475316A (en) | 1990-07-17 | 1990-07-17 | Manufacture of semiconductor device |
Publications (1)
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JPH0475316A true JPH0475316A (en) | 1992-03-10 |
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JP2190001A Pending JPH0475316A (en) | 1990-07-17 | 1990-07-17 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0475316A (en) |
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1990
- 1990-07-17 JP JP2190001A patent/JPH0475316A/en active Pending
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