JPH0475166A - ベクトル計算機のアクセス命令制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、産業上の利用分野 ［概要］ ベクトルデータを保持するベクトルレジスタと、ベクト
ルレジスタに保持したベクトルデータのエレメント演算
を実行する際に使用するマスクデータを保持するマスク
レジスタを備えたベクトル計算機のアクセス命令制御方
式に関し、 マスクレジスタロード命令（ＶＬＭ）　　と参照マスク
付アクセス命令（ＶＭＬ）が連続した時の空き時間をな
くして高速処理することを目的とし、アドレス発生部に
ロード命令（ＶＬＭ）が実行中であることを示すレジス
タを設け、このレジスタがオンの間に後続する参照マス
ク付アクセス命令（ＶＭＬ）が発信された場合には発生
アドレスの送出を禁止して置き、パイプライン制御によ
り一連のロード命令（ＶＬＭ）によりマスクレジスタ書
込が終了した時点でレジスタをオフして後続する参照マ
スク付アクセス命令（ＶＭＬ）のアドレス送出を許容し
て直ちにマスクレジスタの読出しを行うように構成する
。

［産業上の利用分野コ 本発明は、ベクトルレジスタとマスクレジスタを備えた
ベクトル計算機のアクセス命令制御方式ベクトルデータ
を保持するベクトルレジスタと、ベクトルデータに対応
したエレメント演算の実行をマスクするためのマスクデ
ータを保持するマスクレジスタを備えたパイプライン制
御方式のベクトル計算機にあっては、主記憶からマスク
レジスタにマスクデータをロードするマスクロード命令
ＶＬＭに続いて、マスクレジスタを参照してアクセスの
可否を制御する参照マスク付きアクセス命令ＶＭＬが連
続する場合が多い。この場合、マスクレジスタの書込と
続出が連続して行われるため、先行するマスクロード命
令ＶＬＭが終了しなければ、後続する参照マスク付アク
セス命令ＶＭＬを実行することができない。このため通
常のパイプライン制御では先行命令によるマスクレジス
タ書込終了から後続命令によるマクスレジスタ続出開始
までに空き時間を生じ、高速化のため空き時間をなくす
アクセス制御が望まれる。

［従来の技術］ 第６図は従来のベクトル計算機の構成図である。

第６図において、主記憶装置（ＭＳＵ）２０内のベクト
ルデータはベクトルレジスタ（ＶＲ）１０またはマスク
レジスタ（ＭＲ）１２との間でアクセス、即ちロード又
はストアされる。演算ユニット２５はベクトルレジスタ
１０内のベクトルデータとマスクレジスタ１２内のマス
クデータを用いてベクトルデータの演算を行なう。

アクセス命令はベクトル命令部（Ｖｌ）１４から発信さ
れ、アドレス発生部（ＡＤＲ８）１６とパイプライン制
御部（ＰＩＰＥ）２２に同時に送られる。

アドレス発生部１６ではベクトルレジスタ１０とマスク
レジスタ１２の各エレメントのリクエストアドレスを順
次発生し、記憶制御部２０を介して主記憶装置２０ヘリ
クエストを発行する。

これと平行してパイプライン制御部２２では、主記憶装
置２０からのデータをベクトルレジスタ１０又はマスク
レジスタ１２に書込む制御（ロード）、及びベクトルレ
ジスタ１０又はマスクレジスタ１２からデータを読出し
て主記憶装置２０に送出する制御（ストア）を行なう。

更にベクトル化率を向上のために、近年にあっては参照
マスク付アクセス、つまりベクトルレジスタ１０と主記
憶装置２０との間でデータをロード又はストアする際に
、マスクレジスタ１２をまず参照し、マスクレジスタ１
２からの参照マスクデータによって各エレメントのアク
セスの可否を制御するアクセス方法が取られるようにな
っている。

従来のアクセス命令の制御は第７図に示す回路構成のア
ドレス発生部１６及びパイプライン制御部２２で行なっ
ている。

第７図において、まずアドレス発生部１６は、ＳＴサイ
クル３２でベクトル命令部１４からの命令を受取り、Ａ
Ｇサイクル３４で命令コード（ＯＰコード）、先頭論理
アドレス（ＬＯＧＩＣＡＬ　ＡＤＤＲＥＳ）等の値から
ベクトル長の分だけリクエストアドレスをアドレス発生
回路３６から順次発生し、ＲＱサイクル３８て記憶制御
部１８へ送出して一連の制御を終了する。

一方、パイプライン制御部２２は、命令の並列実行を行
なうために複数の命令管理ステート４０゜４２．４４．
４６，４８．５０が有り、命令情報はＡステート４２、
Ｂステート４４、Ｃステート４６の順に遷移していく。

ここでＡ−Ｃステート４２〜４６は次の処理を行う。

［Ａステート］ ベクトルレジスタ１０又はマスクレジスタ１２の続出制
御を行なう。

［Ｂステート］ Ａステートの開始からベクトルレジスタ１０又はマスク
レジスタ１２の書込みが始まるまでの間、命令を待機さ
せておく。

［Ｃステートコ ベクトルレジスタ１０又はマスクレジスタ１２の書込制
御を行なう。

Ａ−Ｃステート４２〜４６による命令動作が終了すると
、ステート４８，５０で例外情報などを集計し、最後に
終了信号（ＰＩＰＥ、−ＥＮＤ）をベクトル命令部１４
に通知する。

このような構成によれば、アクセス命令をアドレス発生
部１６及びパイプライン制御部２２に次々に投入するこ
とによ、す、複数の命令を並行して実行することができ
る。

ところで、この種のベクトル計算機にあっては、マスク
レジスタ１２の続出・書込バスが複数のパイプラインで
共用されるのが一般的な構成方法であり、この場合、一
つのパイプラインでマスクレジスタ１２の読出しと書込
みを並列に行なうことはコスト的に無理である。

従って、マスクデータを主記憶装置２０からマスクレジ
スタ１２ヘロードする命令ＶＬＭを実行中に、参照マス
ク付アクセス命令ＶＭＬを発信して実行しようとすると
、マスクロード命令ＶＬＭによる書込みと参照マスク付
アクセス命令ＶＭＬによるマスク参照のための読出しが
衝突してしまい、何等かの方法で後続する参照マスク付
アクセス命令ＶＭＬを待たせる必要がある。

この場合、従来のアクセス制御方式にあっては、パイプ
ライン制御部２２からでマスクロード命令の実行終了信
号（ＰＩＰＥ　ＥＮＤ）が得られるまでベクトル命令部
１４内で次の参照マスク付アクセス命令ＶＭＬのスター
トを遅らせるよう制御している。

第８図は従来のアクセス制御方式において、マスクロー
ド命令ＶＬＭと参照マスク付アクセス命令ＶＭＬが連続
した時の命令動作タイムチャートを示す。

まずベクトル命令部１４はマスクロード命令ＶＬＭを発
信し、アドレス発生部１６及びパイプライン制御部２２
に同時に送る。アドレス発生部１６はＳＴ、ＡＧ、ＲＱ
の各サイクルを経て主記憶装置２０に対しマスクデータ
のリクエストアドレスとしてＶＬＭリクエストを送出す
る。

一方、パイプライン制御部２２は、Ａ、Ｂステージを得
てＣステージでマスクレジスタ１２への書込指示（ＶＬ
Ｍ　ＭＲ−Ｗｈｉｔｅ）を発行し、マスクロード命令Ｖ
ＬＭの実行終了で終了信号（ＰＩＰＥ−ＥＮＤ）をベク
トル命令部１４に通知する。

この終了信号（ＰＩＰＥ−ＥＮＤ）を受けたベクトル命
令部１４は、待ち状態にあった次の参照マスク付アクセ
ス命令ＶＭＬを発生し、アドレス発生部１６はＶＭＬリ
クエストを送出し、同時に並行してパイプライン制御部
２２のＡステージでのマスクレジスタ１２の続出制御（
ＶＭＬ　ＭＲ−Ｒｅａｄ）を実行し、このマスク参照結
果に基づくアクセスの可否の基づき、例えばＣステージ
でベクトルレジスタ１０に対する主記憶装置２０からの
データ書込み（ＶＲＷｒｉｔｅ）を実行するようにして
いる。

「発明が解決しようとする課題］ しかしながら、このような従来のベクトル計算機のアク
セス制御方式にあっては、第８図に示したようにマスク
ロード命令ＶＬＭによるマスクレジスタの書込み終了（
時刻ｔｌ）から参照マスク付きアクセス命令ＶＭＬによ
るアドレス発生及びマスクレジスタ続出し開始（時刻ｔ
２）までの間に、例えば５τマシンサイクルの空き時間
ができてしまい、性能低下の原因となっている。

この空き時間を無くすためには、マスクロード命令ＶＬ
Ｍによるマスクレジスタ書込み終了直後に参照マスク付
アクセス命令ＶＬＭによるマスクレジスタ読出しを開始
するのが性能的にいって理想的なやり方である。

しかし、単にベクトル命令部でマスクロード■ＬＭ命令
の実行終了を待たずに次の参照マスク付アクセス命令Ｖ
ＭＬを発信するように制御したのでは、アドレス発生だ
けが先走り、参照マスク付アクセス命令ＶＭＬのマスク
レジスタ読出し、即ち参照マスクの読出しが待たされて
いる間に主記憶装置からベクトルレジスタに対するロー
ドブタが来てしまい、このときに参照マスクが得られて
いないためにベクトルレジスタ書込みが滞り、制御不可
能となる。

従って、マスクロード命令ＶＬＭによるマスクレジスタ
書込終了から次の参照マスク付アクセス命令ＶＭＬによ
るマスクレジスタ続出開始までの空き時間を無くすため
には、何等かの方法で後続する参照マスク付アクセス命
令ＶＭＬのアドレス発生とマスクレジスタ読出しとを同
期させなければならない。

本発明は、このような従来の問題点に鑑みてなされたも
ので、マスクレジスタロード命令（ＶＬＭ）と参照マス
ク付アクセス命令（ＶＭＬ）が連続した時の空き時間を
なくして高速処理できるようにしたベクトル計算機のア
クセス制御方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、第１図（ａ）に示すように、ベクトルデ
ータを保持するベクトルレジスタ１０と、ベクトルレジ
スタ１０によるエレメント演算の実行をマスクするため
のマスクデータを保持するマスクレジスタ１２と、ベク
トル命令を発信するベクトル命令部１４と、ベクトル命
令部１４からの発信命令に基づいて主記憶２０における
ベクトルデータ又はマスクデータの要求アドレスを発生
するアドレス発生部１６と、アドレス発生部１６の要求
アドレスに基づいて主記憶２０にアクセスアドレスを送
出する記憶制御部１８と、ベクトル命令部１４の発信命
令に基づいて主記憶２０とベクトルレジスタ１０又はマ
スクレジスタ１２との間でベクトルデータ又はマスクデ
ータの書込読出制御を行うパイプライン制御部２２とを
備えたベクトル計算機を対象とする。

このようなベクトル計算機のアクセス制御方式として本
発明にあっては、第１図（ｂ）に示すように、アドレス
発生部１６に、 マスクデータを主記憶２０からマスクレジスタ１２に書
込む第１命令（「マスクロード命令ＶＬＭｌ）の発信時
にオンされ、このマスクロード命令ＶＭＬによりマスク
レジスタ１２の書込みが終了した時点でパイプライン制
御部２２から得られる第１命令終了信号（ＶＬＭ−ＥＮ
Ｄ　）によりオフされ、オン状態で第１命令（ＶＬＭ）
が実行中にあることを示すフラグを備えたレジスタ２４
と； 第１命令（ＶＬＭ）に続いて、マスクレジスタ（１２）
を参照してアクセスの可否を決定する第２命令（参照マ
スク付アクセス命令ＶＭＬ）が発信された場合に、レジ
スタ２４のフラグオンに基づきアドレス発生部１６から
の第２命令（ＶＭＬ）の要求アドレスの送出を禁止し、
この禁止後にレジスタ２４のフラグががオフされた時に
アドレス発生部１６からの第２命令（ＶＭＬ）による要
求アドレスの送出を許容する要求アドレス発信制御部２
６と；を設け、第１命令（ＶＬＭ）によるマスクレジス
タ１２の書込終了直後に第２命令（ＶＭＬ）によるマス
クレジスタ１２の読出しを開始するように構成する。

ここでパイプライン制御部２２は、第１命令（ＶＬＭ）
によるマスクレジスタ１２の書込みが終了した時点で第
１命令終了信号（ＶＬＭ−ＥＮＤ　）を出力する命令終
了発生回路２８を有し、この命令終了発生回路２８は第
１命令（ＶＬＭ）の最終ステートの処理終了を認識した
際に、１つ前のステートの状態を確認して同じ第１命令
（ＶＬＭ）の処理が後続していない場合に第１命令終了
信号（ＶＬＭ−ＥＮＤ）を出力するように構成する。

［作用］ このような構成を備えた本発明のアクセス制御方式ニよ
れば、一連のマスクロードＶＬＭが実行中であることを
示すレジスタをアドレス発生部に設け、これによって後
続する参照マスク付アクセス命令ＶＭＬにより発生され
たアドレス送出のインタロック制御を行い、ベクトル命
令部の開始制御を介さずに行なうことができるので、マ
スクロード命令ＶＬＭによるマスクレジスタ書込み直後
に参照マスク付アクセス命令ＶＭＬによるマスクレジス
タ続出し及びアドレス発生を実行でき、命令連続実行の
高速化を図ることができる。

［実施例］ 第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、１０はベクトルデータを保持するベク
トルレジスタであり、ベクトルレジスタ１０に保持され
たベクトルデータは演算器２５に与えられ、命令に従っ
たベクトル演算を行なった後に再びベクトルレジスタ１
０に格納される。１２はマスクデータを保持するマスク
レジスタであり、演算器２５によるベクトルデータの演
算の際にマスクデータを同時に与えてベクトルデータの
エレメント演算の実行をマスクする。

このベクトルレジスタ１０及びマスクレジスタ１２は主
記憶装置２０にロード専用のデータバス、及びストア専
用のデータバスを介して接続され、命令に基づく並列的
なアドレス発生及びアクセス制御によりベクトルデータ
またはマスクデータのロード（書込）またはストア（続
出）を受ける。

１４はベクトル命令を発信するベクトル命令部であり、
本発明にあってはベクトル命令部１４よリマスクレジス
タ１２にデータをロードするマスクロード命令ＶＬＭと
マスクレジスタ１２を参照してアクセスの可否を制御す
る参照マスク付きアクセス命令ＶＭＬが連続して送出さ
れた場合の高速アクセスを実現する。

ベクトル命令部１４から送出された命令はアドレス発生
部１６及びパイプライン制御部２２に並列的に与えられ
る。

アドレス発生部１６はベクトルレジスタ１０またはマス
クレジスタ１２の各エレメントのリクエストアドレスを
順次発生し、記憶制御部１８を介して主記憶装置２０に
アクセスアドレス（リクエストアドレス）を送出する。

このアドレス発生部１６はＳＴサイクル３２゜ＡＧサイ
クル３４．アドレス発生回路３６．ＲＱプサイル３８を
備え、本発明にあっては新たにベンディングレジスタ２
４とリクエスト発信回路２６を設けている。ＳＴサイク
ル３２にあってはベクトル命令部１４からの命令を受は
取り、次のＡＧサイクル３４にあっては命令コード（Ｏ
Ｐコード）、先頭論理アドレス等の値から、アドレス発
生回路３６においてベクトル長の分だけリクエストアド
レスを順次発生し、ＲＱプサイル３８から記憶制御部１
８を介して主記憶装置２０に送出する。

このようなアドレス発生部１６に対し新たにぺンディン
グレジスタ２４は１ビツトのセットリセットラッチで構
成され、ベクトル命令部１４よりマスクロード命令ＶＬ
Ｍが発信されたときのＳＴサイクル３２の出力でオンし
てフラグをセットし、このフラグセット状態は後の説明
で明らかにするパイプライン制御部２２からマスクロー
ド命令の実行終了信号ＶＬＭ−ＥＮＤがくるまでホール
ドされる。

次にパイプライン制御部２２はベクトル命令部１４から
の命令を受けてアドレス発生部１６と並行して主記憶装
置２０からベクトルレジスタ１゜またはマスクレジスタ
１２にデータを書込む制御（ロード制御）、あるいはベ
クトルレジスタ１゜またはマスクレジスタ１２から読出
したデータを主記憶装置２０に送出する制御（ストア制
御）を行なう。

パイプライン制御部２２は命令の並列実行を行なうため
に複数の管理ステー）４０．４２．４４゜４６を有し、
命令情報はステート４ｏがらＡステート４２．Ｂステー
ト４４及びＣステート４６の順に遷移する。Ａステート
４２はベクトルレジスタ１０またはマスクレジスタ１２
の続出制御を行なう。Ｂステート４４はＡステート４２
の開始から次のＣステート４６で書込が始まるまでの間
、命令を待機させる。更にＣステート４６はベクトルレ
ジスタ１０またはマスクレジスタ１２の書込制御を行な
う。従ってＡステート４２からはベクトルレジスタ１０
、マスクレジスタ１２に対し読出指示信号が与えられ、
またＣステート４６からベクトルレジスタ１０及びマス
クレジスタ１２に対しては書込指示信号が与えられる。

尚、Ｃステート４６に続いては第６図の従来装置に示し
たように例外情報等を集計するステートが設けられてお
り、最終ステートの終了でベクトル命令部１４に対しパ
イプライン制御実行終了信号Ｐ　Ｉ　ＰＥ−ＥＮＤを送
出するようにしているが、この部分は第２図にあっては
省略している。

このようなパイプライン制御部２２において本発明にあ
っては、新たにマスクロード命令ＶＬＭによるＣステー
ト４６における書込終了を認識して命令実行信号をアド
レス発生部１６に設けたベンディングレジスタ２４にリ
セット信号として送出するＶＬＭ−ＥＮＤ送出回路２８
を設けている。

従って、パイプライン制御部２２でマスクロード命令Ｖ
ＬＭによるＣステート４６のマスクレジスタ１２に対す
る書込制御が終了すると、この書込制御の終了をＶＬＭ
−ＥＮＤ送出回路２８で認識して終了信号をベンディン
グレジスタ２４に出力し、フラグセット状態にあるベン
ディングレジスタ２４をオフしてリセットする。

その結果、アドレス発生部１６に設けられたベンディン
グレジスタ２４はベクトル命令部１４からのマスクロー
ド命令ＶＬＭが発信によるセットでフラグをオンし、そ
の後にパイプライン制御部２２でマスクロード命令ＶＬ
Ｍによるマスクレジスタ１２の書込制御終了でフラグオ
フによりリセットされ、従ってベンディングレジスタ２
４はマスクロード命令ＶＬＭの発信から書込終了までの
間、レジスタフラグのオン状態を保持する。

ベンディングレジスタ２４の出力はアドレス発生回路３
６に続いて設けられたリクエスト発信回路２６に与えら
れており、リクエスト発信回路２６はベンディングレジ
スタ２４のフラグがオン状態にある間、アドレス発生回
路３６で発生したリクエストアドレスのＲＱサイクル３
８への送出を禁止する。

更にパイプライン制御部２２に設けられたＶＬＭ−ＥＮ
Ｄ送出回路２８に対しては、Ｃステート４６の終了出力
に加えて前段に位置するＢステトイ４が与えられており
、Ｂステート４４に後続する同じマスクロード命令ＶＬ
Ｍが無いことを条件にベンディングレジスタ２４に対し
終了信号ＶＬＭ−ＥＮＤを送出するようにしている。即
ち、マスクロード命令ＶＬＭが２命令並行して動作した
際に、最初の命令の実行の終了でベンディングレジスタ
２４がリセットされてしまうのを禁止している。

第３図は第２図のパイプライン制御部２２に設けたＶＬ
Ｍ−ＥＮＤ送出回路２８の実施例構成図である。

第３図においてＶＬＭ−ＥＮＤ送出回路２８はＡＮＤゲ
ート５２、反転入力のＯＲゲート５４、ＡＮＤゲート５
６及びラッチ５８で構成されている。

ＡＮＤゲート５２にはＣステート４６の有効ビット信号
、ＶＬＭ命令信号及び最終エレメント（を示す）信号の
３つが入力され、Ｃステート４６におけるマスクレジス
タ１２に対する最終エレメントの書込制御を行う時、こ
の３つの信号は全て１となり、従ってＡＮＤゲート５２
は出力１を生ずる。一方、ＯＲゲート５４に対してはＢ
ステート４４の状態を示す有効ビット信号及びＶＬＭ命
令信号が反転されて入力されており、Ｂステート４４に
マスクロード命令ＶＬＭが待機している際には、Ｂステ
ートの有効ビット信号とＶＬＭ信号との反転論理は共に
ＯとなってＯＲゲート５４は出力０を生ずる。Ｂステー
ト４４に次のマスクロード命令ＶＬＭが無い時には、有
効ビット信号及びＶＬＭ命令信号の少なくともいずれか
一方が０（つまり反転論理は１）となってＯＲゲート５
４は出力１を生ずる。このためＡＮＤゲート５６はＢス
テート４４に連続する次の同じマスクロード命令が待機
していない状態てＣステート４６におけるマスクロード
命令ＶＬＭによるマスクレジスタ１２の書込制御が終了
すると、出力１を生じてラッチ５８にラッチさせ、終了
信号ＶＬＭ−ＥＮＤを第２図に示したアドレス発生部１
６のベンディングレジスタ２４に出力してフラグオンに
よりセット状態にあるベンディングレジスタ２４をリセ
ットしてフラグをオフさせる。

第４図は第２図のアドレス発生部１６に設けたリクエス
ト発信回路２６の実施例構成図である。

リクエスト発信回路２６はＮＡＮＤゲート６０゜ＯＲゲ
ート６２で構成される。ＮＡＮＤゲート６０には参照マ
スク付アクセス命令ＶＭＬが発信されたことを示すＶＭ
Ｌ命令信号とベンディングレジスタ２４からのＶＬＭベ
ンディング信号が入力され、マスクロード命令ＶＬＭに
続いて参照マスク付アクセス命令ＶＭＬが発信された場
合にはＮＡＮＤゲート６０に対するＶＭＬ信号は０、Ｖ
ＬＭベンディング信号はベンディングレジスタ２４のフ
ラグセットで１となり、従ってＮＡＮＤゲー）６０の出
力は０となり、ＡＮＤゲート６２を禁止状態としている
。即ち、ＮＡＮＤゲート６０の他方の入力にはリクエス
ト有効ビット信号が有効ビットセットで１として与えら
れており、ベンディングレジスタ２４のフラグセット状
態にあってはＡＮＤゲート６２が禁止状態におかれるた
め、リクエスト有効ビット信号のＲＱサイクル３８への
送出が禁止されている。ベンディングレジスタ２４がパ
イプライン制御部２２におけるマスクロード命令ＶＬＭ
による書込終了でフラグオフにリセットされると、ＮＡ
ＮＤゲート６０の入力が共に０となって出力１を生じ、
ＡＮＤゲート６２を許容状態としてリクエスト有効ビッ
ト信号をＲＱサイクル３８に送出し、このリクエスト有
効ビット信号を受けてＲＱサイクル３８より既にアドレ
ス発生回路３６で発生されている参照マスク付アクセス
命令ＶＭＬで最初に行なうマスク参照のためのマスクレ
ジスタ１２のリクエストアドレス及びマスク参照に続い
て行なわれるベクトルレジスタ１０の書込制御のための
リクエストアドレスの送出が起動される。

次に第５図の命令動作タイムチャートを参照して第２図
の実施例の動作を説明する。

第５図において、まずベクトル命令部１４はマスクロー
ド命令ＶＬＭを発信し、この命令は同時にアドレス発生
部１６及びパイプライン制御部２２に与えられる。アド
レス発生部１６に与えられたマスクロード命令ＶＬＭは
ＳＴサイクルで受領された後、アドレス発生回路３６で
マスクレジスタ１２に主記憶２０からデータを書込むた
めのアドレスを求め、ＲＱサイクルにより記憶制御部１
８を介して主記憶２０に対しＶＬＭリクエストによりリ
クエストアドレスを送出する。

一方、ＳＴサイクルにおけるマスクロード命令ＶＬＭ受
領によりベンディングレジスタ２４がセットされてフラ
グオンの状態におかれる。尚、ベンディングレジスタ２
４のフラグがオン状態にあってもリクエスト発信回路２
６はアドレス発生回路３６からＲＱサイクル３８に対す
るリクエストアドレスの送出は何ら妨げない。

一方、パイプライン制御部２２にあっては、マスクロー
ド命令ＶＬＭを受領すると、Ａステート４２からＢステ
ート４４の処理を経た後Ｃステート４６に命令が移行し
た段階でマスクレジスタ１２に対し書込指示信号を出力
し、このときアドレス発生部１６より与えられているリ
クエストアドレスの指定で主記憶装置２０が読出された
マスクデータをマスクレジスタ１２に書込む書込処理（
ＶＬＭ　　ＭＲ−Ｗｒ　ｉ　ｔ　ｅ）を実行する。この
Ｃステート４６、によるマスクレジスタ１２に対するデ
ータ書込が終了すると、パイプライン制御部２２に設け
られたＶＬＭ−ＥＮＤ送出回路２８は１つ前のＢステー
ト４４に同じマスクロード命令ＶＬＭが待機していない
ことを条件にマスクロード命令ＶＬＭによる書込終了を
示す終了信号ＶＬＭ−ＥＮＤをベンディングレジスタ２
４に出力する。

一方、ベクトル命令部１４はアドレス発生部１６のＡＧ
サイクル３４の終了時点で得られた信号に基づき次の参
照マスク付アクセス命令ＶＭＬを発信し、パイプライン
制御部２２側におけるＣステート４６のマスクレジスタ
１２の書込制御と平行して後続する参照マスク付アクセ
ス命令ＶＭＬをＳＴプサイル３２で受領し、ＡＧサイク
ル３４においてアドレス発生回路３６により参照マスク
付アクセス命令ＶＭＬで行なうマスク参照のためのリク
エストアドレス及びマスク参照に基づいてベクトルレジ
スタ１０にデータを書込むためのリクエストアドレスの
それぞれを発生する。しかしながら、このときベンディ
ングレジスタ２４はフラグオン状態にセットされている
ためリクエスト発信回路２６からＲＱサイクル３８に対
するリクエスト有効ビット信号の送出が禁止され、従っ
てアドレス発生部１６は後続する参照マスク付アクセス
命令ＶＭＬの最初のリクエストアドレスの演算が終了し
た段階待機状態におかれる。

このアドレス発生部１６の待機状態でパイプライン制御
部２２より先行するマスクロード命令ＶＬＭによりマス
クレジスタ１２の書込終了で終了信号ＶＬＭ−ＥＮＤが
得られてベンディングレジスタ２４がリセットされてフ
ラグオフとなると、リクエスト発信回路２６の禁止状態
が解除され、ＲＱサイクル３８に対しリクエスト有効ビ
ット信号が与えられ、記憶制御部１８を介して主記憶２
０にＶＭＬリクエストアドレスを送出する。一方、パイ
プライン制御部２２は後続する参照マスク付アクセス命
令ＶＭＬを並列的に実行してＢステト４４で待ち状態と
しており、先行するマスクロード命令ＶＬＭによりマス
クレジスタ１２の書込。

が終了するとＢステート４４に待機状態にあった参照マ
スク付アクセス命令ＶＭＬはＣステート４６に移される
。このとき、同時に主記憶２０にはベンディングレジス
タ２４のフラグオフによりリクエストアドレスが与えら
れるため、Ｃステート４６において次の参照マスク付ア
クセス命令ＶＭＬによるマスクレジスタ１２の読出制御
（ＶＬＭＭＲ−Ｒｅａｄ）が実行される。

従って、先行するマスクロード命令ＶＬＭによるマスク
レジスタ１２の書込終了から後続する参照マスク付アク
セス命令ＶＭＬによるマスクレジスタ１２の読出動作の
間に空き時間を生ずることがなく、高速アクセスを実現
することができる。

尚、後続する参照マスク付アクセス命令ＶＭＬによりマ
スクレジスタ１２の続出によりマスク参照が行なわれる
と、この参照結果に基づき、例えば次のＣステート４６
でベクトルレジスタ１０に対する主記憶２０からのデー
タ書込（ＶＲ−Ｗｒｉｔｅ）が実行され、最終的にパイ
プライン制御終了信号（Ｐ　Ｉ　ＰＥ−ＥＮＤ）をベク
トル命令部１４に通知するようになる。

また、第５図の命令動作タイムチャートは１つのマスク
ロード命令ＶＬＭに続いて参照マスク付アクセス命令Ｖ
ＭＬを実行した場合を例にとるものであったが、マクロ
ード命令ＶＬＭが２命令連続した後に参照マスク付アク
セス命令ＶＭＬが送出される場合についても、同様に空
き時間を生ずることな（マスクレジスタ１２の書込終了
が読出開始に移行することができる。

［発明の効果］ 以上説明してきたように本発明によれば、ベクトル計算
機におけるプログラムの作成の都合上、マスクロード命
令ＶＬＭにより参照マスクデータをマスクレジスタにロ
ードしておき、次にこのロードした参照マスクデータを
使用して参照マスク付アクセス命令ＶＭＬを行なう場合
が多いため、マスクロード命令ＶＬＭから参照マスク付
アクセス命令ＶＭＬに続くパターンがプログラム中に頻
繁に表われ、この命令遷移において本発明にあって（よ
マスクレジスタの書込終了から読出開始までに空き時間
を必要としないことから、命令実行の高速化をより一層
図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明のＶＬＭ−ＥＮＤ発生回路の実施例構成
図； 第４図は本発明のリクエスト発信回路の実施例構成図； 第５図は本発明の命令動作タイムチャート；第６図は従
来方式の構成図： 第７図は従来方式のアドレス発生部及びパイプライン制
御部の構成図； 第８図は従来方式の命令動作タイムチャートである。 図中、 １０： １２＝ １４＝ １８＝ ２０： ２２： ２４： ２５： ２６＝ ベクトルレジスタ（ＶＲ） マスクレジスタ（ＭＲ） ベクトル命令部（ＶＩ） アドレス発生部（ＡＤＲ３） 記憶制御部（ＭＣＵ） 主記憶（主記憶装置、ＭＳＵ） パイプライン制御部（ＰＩＰＥ） レジスタ（ベンディングレジスタ） 演算ユニット リクエスト発信回路 ２８　： ３２　： ３４　； ３６　＝ ３８　＝ ４２　＝ ４４　＝ ４６　＝ ５２゜ ５４　： ５８　二 ６０　： 命令終了発生回路（ＶＬＭ−ＥＮＤ発生回路）ＳＴサイ
クル ＡＧサイクル アドレス発生回路 ＲＱサイクル Ａステート Ｂステート Ｃステート ５６．６２：ＡＮＤゲート ＯＲゲート ラッチ ＮＡＮＤゲート

Claims (2)

【特許請求の範囲】
1. （１）ベクトルデータを保持するベクトルレジスタ（１
   ０）と、該ベクトルレジスタ（１０）によるエレメント
   演算の実行をマスクするためのマスクデータを保持する
   マスクレジスタ（１２）と、ベクトル命令を発信するベ
   クトル命令部（１４）と、該ベクトル命令部（１４）か
   らの発信命令に基づいて主記憶（２０）におけるベクト
   ルデータ又はマスクデータの要求アドレスを発生するア
   ドレス発生部（１６）と、該アドレス発生部（１６）の
   要求アドレスに基づいて主記憶（２０）にアクセスアド
   レスを送出する記憶制御部（１６）と、前記ベクトル命
   令部（１４）の発信命令に基づいて主記憶（２０）と前
   記ベクトルレジスタ（１０）及び又はマスクレジスタ（
   １２）との間でベクトルデータ及び又はマスクデータの
   書込読出制御を行うパイプライン制御部（２２）とを備
   えたベクトル計算機に於いて、 前記アドレス発生部（１６）に、 マスクデータを主記憶（２０）からマスクレジスタ（１
   ２）に書込む第１命令（ＶＬＭ）の発信時にオンされ、
   該第１命令（ＶＬＭ）によりマスクレジスタ（１２）の
   書込みが終了した時点でパイプライン制御部（２２）か
   ら得られる第１命令終了信号（ＶＬＭ−ＥＮＤ）により
   オフされ、オン状態で前記第１命令（ＶＬＭ）が実行中
   にあることを示すフラグを備えたレジスタ（２４）と； 前記第１命令（ＶＬＭ）に続いて、前記マスクレジスタ
   （１２）を参照してアクセスの可否を決定する第２命令
   （ＶＭＬ）が発信された場合に、前記レジスタ（２４）
   のフラグオンに基づき前記アドレス発生部（１６）から
   の第２命令（ＶＭＬ）の要求アドレスの発生を禁止し、
   該禁止後に前記レジスタ（２４）のフラグががオフされ
   た時に前記アドレス発生部（１６）からの第２命令（Ｖ
   ＭＬ）による要求アドレスの発生を許容するリクエスト
   発信回路部（２６）と； を設け、第１命令（ＶＬＭ）によるマスクレジスタ（１
   ２）の書込終了直後に第２命令（ＶＭＬ）によるマスク
   レジスタ（１２）の読出しを開始することを特徴とする
   ベクトル計算機のアクセス命令制御方式。
2. （２）請求項１記載のベクトル計算機のアクセス命令制
   御方式に於いて、 前記パイプライン制御部（２２）は、第１命令（ＶＬＭ
   ）によるマスクレジスタ（１２）の書込みが終了した時
   点で第１命令終了信号（ＶＬＭ−ＥＮＤ）を出力する命
   令終了発生回路（２８）を有し、該命令終了発生回路（
   ２８）は第１命令（ＶＬＭ）の最終ステートの処理終了
   を認識した際に、１つ前のステートの状態を確認して同
   じ第１命令（ＶＬＭ）の処理が後続していない場合に第
   １命令終了信号（ＶＬＭ−ＥＮＤ）を出力することを特
   徴とするベクトル計算機のアクセス命令制御方式。