JPH0472421B2 - - Google Patents
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- JPH0472421B2 JPH0472421B2 JP56058532A JP5853281A JPH0472421B2 JP H0472421 B2 JPH0472421 B2 JP H0472421B2 JP 56058532 A JP56058532 A JP 56058532A JP 5853281 A JP5853281 A JP 5853281A JP H0472421 B2 JPH0472421 B2 JP H0472421B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/007—Volume compression or expansion in amplifiers of digital or coded signals
Description
本発明は、PCM信号の記録または伝送におい
て、段階的に圧縮伸張を行なう折線圧縮伸張装置
に関する。
PCM信号の圧縮伸張方法として種々の方法が
提案されているが、一般には設計が容易で、回路
が簡単な折線による方法が主として用いられてい
る。
第１図はその従来の圧縮回路の構成図、第２図
はその５折線の場合の圧縮特性図である。第１図
において、６はシフトレジスタ、３９はレベル検
出回路を示し、従来は該レベル検出回路で入力端
子１の入力データがどのレンジにあるか判断し、
それに応じて入力データをビツトシフトさせると
同時にどのレンジにあるかを示すレンジ信号を出
力端子３８に出力している。即ち入力データがあ
るレベル以上になると量子化ビツト数を減らし、
小レベルでは量子化ステツプを大きくすることに
よつて少ないビツト数でビツト数が多い場合と同
じような効果を得ている。伸張する場合には上記
レンジ信号を用いて行なう。
しかし、このような従来の方法では出力が同じ
でも入力が異なる場合つまり入力信号と圧縮信号
が１対１に対応していない場合があり、この場合
ある圧縮信号に対して入力信号を確立することが
できず正しい伸張ができなくなる。
これを是正するには別にレンジビツトを設けて
入力データがどのレンジにあるかを記憶させてい
る。
しかしこの方法では、複雑な折線圧縮を行なう
場合にはレンジビツトが多く必要となり、また、
全てのデータを効率よく使おうとすれば折線の切
換点が決つてしまう。これらの点は、なるべく少
ない容量で記録又は伝送しようとする場合に問題
となる。
一方、入力レンジ毎にオフセツト量を加算（圧
縮時）、又は減算（伸張時）して、折線を切換点
で連続化することが、例えば特開昭52−67546号
公報に示されている。しかしながら、この公知例
からも明らかなように、切換点が２のべき乗の値
に選ばれるのが通常なので、各レンジでの量子化
精度が等しく、特定のレンジでの量子化精度が上
げられるようにはされてない。すなわち、従来技
術では、制限のあるビツト数内で、総合的に量子
化特性を改善する点について何ら配慮されていな
い。
本発明の目的は、上記した従来技術の欠点をな
くし、複雑な折線圧縮伸張を少ない容量で効率よ
く記録又は伝送できる折線圧縮伸張装置を提供す
ることにある。
本発明は、入力信号と折線の境界値とを比較し
て前記入力信号がどのレンジにあるかを判別する
比較器と、
前記比較器によつて判別されたレンジに応じて
前記入力信号を圧縮時には圧縮し、伸張時には伸
張する双方向シフトレジスタと、
前記比較器によつて判別されたレンジに応じた
オフセツト値を発生するオフセツト発生器と、
前記オフセツト発生器の出力と前記双方向シフ
トレジスタの出力を加算して出力する加算器を備
え、
前記オフセツト発生器は、圧縮時には前記加算
器の出力が連続になるような第１のオフセツト値
を発生し、伸張時には圧縮時に加算した前記第１
の前記オフセツト値を減ずるための第２のオフセ
ツト値を発生することにある。
以下本発明の実施例を14ビツトのデータを５折
線で13ビツトに圧縮する場合について図面に基づ
き説明する。第３図は本発明による圧縮伸張回路
の一例を示す構成図、第４図はその圧縮特性図で
ある。第３図において１は入力端子、２は出力端
子、３は圧縮−伸張切換信号入力端子、４はマス
タークロツク信号入力端子、５はスタート信号入
力端子、６は双方向シフトレジスタを示し、１
５，１６，１７，１８，１９はそのシリアル、レ
フトシフト、ライトシフト、クロツク、ロード信
号入力端子である。７は加算器、８はラツチ回
路、９はレベル比較回路、１０，１１は記憶回路
（ROM）、１２はカウンタ、１３はAND回路、１
４はインバータ、３３はＤフリツプフロツプであ
る。
次にその動作について説明する。
第３図において圧縮の場合は、Ａ／Ｄ変換器
（図示せず）によつて14ビツト・デジタルデータ
に変換された信号が入力端子１に入力される。そ
の入力データの最上位の符号ビツトはライン３１
を通して出力端子２にそのまま出力される。残り
の下位13ビツトはシフトレジスタ６及びレベル比
較器９に入力される。そしてスタート信号入力端
子５にスタート信号が入力されることによつてシ
フトレジスタ６のロード及びカウンタ１２、フリ
ツプフロツプ３３のクリアが行なわれ動作を開始
する。ROM１０には各レンジの境界の値が、
ROM１１には各レジンに対応したオフセツトの
値があらかじめ記憶されており、マスタークロツ
ク信号入力端子４のマスタークロツク信号をカウ
ンタ１２でカウントして得られるレンジの数つま
りカウンタ１２の出力に応じて出力される。ま
ず、レンジ(1)とレンジ(2)の境界の値がROM１０
より出力され、レベル比較器９で入力端子１の入
力データと比較される。
入力データ２１が大きい場合は比較器９の出力
２３が“High”レベルになりシフトレジスタ６
のデータ（シフトレジスタ６の出力は入力端子１
のデータに対して第２図のようになる）を１ビツ
トシフトさせて次のステツプへ進む。入力データ
２１が小さい場合は入力端子１のデータがレンジ
(1)にあると判断し、比較器９の出力２４が
“High”レベルになり入力データにオフセツト
（レンジ(1)の場合は０）を加算器７で加算した値
（加算器７の出力は入力端子１のデータに対して
第４図のようになる）をラツチ回路８でラツチし
て出力とする。同時にＤフリツプフロツプ３３の
出力３７を“Low”レベルにしてラツチ回路８
が次の信号をラツチしないようにする。
次に、レベル比較器９で入力データとレンジ
(2)、レンジ(3)の境界の値とを比較し、入力データ
が大きい場合にはシフトレジスタ６のデータをさ
らに１ビツトシフトさせ、入力データが小さい場
合には入力端子１のデータがレンジ(2)にあると判
断し、入力データを１ビツトシフトした値にレン
ジ(2)のオフセツト（512）を加えた値が出力され
る。
最後に、入力データは最大レベルと比較され
る。当然入力データの方が小さくなり、入力デー
タを２ビツトシフトした値にレンジ(3)のオフセツ
ト（2048）を加えた値が出力される。このように
して圧縮の動作は完了する。なお、出力は13ビツ
トのうち下位12ビツトに符号ビツトを加えて13ビ
ツトデータとする。表１に圧縮の例を示す。ただ
し、
The present invention relates to a polygonal compression/expansion device that performs compression/expansion in stages during recording or transmission of PCM signals. Various methods have been proposed as methods for compressing and expanding PCM signals, but in general, the method using broken lines, which is easy to design and has a simple circuit, is mainly used. FIG. 1 is a block diagram of the conventional compression circuit, and FIG. 2 is a compression characteristic diagram in the case of a five-fold line. In FIG. 1, reference numeral 6 indicates a shift register, and reference numeral 39 indicates a level detection circuit. Conventionally, the level detection circuit judges in which range the input data of the input terminal 1 is,
Accordingly, the input data is bit-shifted and at the same time a range signal indicating which range is in is outputted to the output terminal 38. In other words, when the input data exceeds a certain level, the number of quantization bits is reduced,
At a small level, by increasing the quantization step, the same effect as with a large number of bits can be obtained with a small number of bits. When expanding, the above range signal is used. However, in such conventional methods, there are cases where the output is the same but the input is different, that is, the input signal and the compressed signal do not have a one-to-one correspondence.In this case, it is necessary to establish the input signal for a certain compressed signal. This prevents proper stretching. To correct this, a separate range bit is provided to store which range the input data is in. However, this method requires a large number of range bits when performing complex polygonal compression, and
If you try to use all the data efficiently, the switching point of the line will be determined. These points become problems when recording or transmitting with as little capacity as possible. On the other hand, for example, Japanese Patent Application Laid-Open No. 52-67546 discloses that the offset amount is added (during compression) or subtracted (during expansion) for each input range to make the broken line continuous at a switching point. However, as is clear from this known example, the switching point is usually selected to a value that is a power of 2, so the quantization accuracy in each range is equal and the quantization accuracy in a specific range can be increased. It has not been done. That is, in the prior art, no consideration is given to comprehensively improving the quantization characteristics within a limited number of bits. SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the prior art described above and to provide a polygonal compression/expansion device that can efficiently record or transmit complex polygonal compression/expansion with a small capacity. The present invention includes a comparator that compares an input signal with a boundary value of a broken line to determine which range the input signal is in, and compresses the input signal according to the range determined by the comparator. a bidirectional shift register that compresses at times and expands at decompression; an offset generator that generates an offset value according to the range determined by the comparator; and an output of the offset generator and the bidirectional shift register. The offset generator includes an adder that adds and outputs outputs, and the offset generator generates a first offset value such that the output of the adder becomes continuous during compression, and generates a first offset value that is added during compression during decompression.
The present invention is to generate a second offset value for subtracting the offset value of . Hereinafter, an embodiment of the present invention will be described with reference to the drawings regarding the case where 14-bit data is compressed into 13-bit data using a 5-fold line. FIG. 3 is a block diagram showing an example of a compression/expansion circuit according to the present invention, and FIG. 4 is a diagram showing its compression characteristics. In FIG. 3, 1 is an input terminal, 2 is an output terminal, 3 is a compression/expansion switching signal input terminal, 4 is a master clock signal input terminal, 5 is a start signal input terminal, 6 is a bidirectional shift register, and 1
5, 16, 17, 18, and 19 are serial, left shift, right shift, clock, and load signal input terminals. 7 is an adder, 8 is a latch circuit, 9 is a level comparison circuit, 10 and 11 are memory circuits (ROM), 12 is a counter, 13 is an AND circuit, 1
4 is an inverter, and 33 is a D flip-flop. Next, its operation will be explained. In the case of compression in FIG. 3, a signal converted into 14-bit digital data by an A/D converter (not shown) is input to input terminal 1. The most significant sign bit of that input data is line 31.
The signal is output as is to the output terminal 2 through the signal line. The remaining lower 13 bits are input to a shift register 6 and a level comparator 9. When a start signal is input to the start signal input terminal 5, the shift register 6 is loaded, the counter 12 and the flip-flop 33 are cleared, and the operation is started. ROM10 contains the boundary values of each range.
The offset value corresponding to each resin is stored in advance in the ROM 11, and the offset value is calculated according to the number of ranges obtained by counting the master clock signal of the master clock signal input terminal 4 with the counter 12, that is, the output of the counter 12. Output. First, the boundary value between range (1) and range (2) is ROM10.
The level comparator 9 compares it with the input data of the input terminal 1. When the input data 21 is large, the output 23 of the comparator 9 becomes "High" level and the shift register 6
data (output of shift register 6 is input terminal 1
The data shown in FIG. 2) is shifted by 1 bit and the process proceeds to the next step. If input data 21 is small, the data at input terminal 1 is in the range.
(1), the output 24 of the comparator 9 becomes "High" level, and the value obtained by adding the offset (0 in the case of range (1)) to the input data (the output of the adder 7) is as shown in FIG. 4 for the data at the input terminal 1) is latched by the latch circuit 8 and output. At the same time, the output 37 of the D flip-flop 33 is set to "Low" level, and the latch circuit 8
latches the next signal. Next, level comparator 9 compares the input data and range.
(2) and the value at the boundary of range (3). If the input data is large, the data in shift register 6 is further shifted by 1 bit, and if the input data is small, the data at input terminal 1 is shifted to the range (3). 2), and the value obtained by shifting the input data by 1 bit plus the offset (512) of range (2) is output. Finally, the input data is compared to the maximum level. Naturally, the input data is smaller, and the value obtained by shifting the input data by 2 bits plus the offset (2048) of range (3) is output. In this way, the compression operation is completed. Note that the output is made into 13-bit data by adding the sign bit to the lower 12 bits of the 13 bits. Table 1 shows an example of compression. however,
【表】
表１では符号ビツトは無視している。オフセツ
ト量を適当に選ぶことによつて（実施例ではそれ
ぞれ０，512，2048に選定）、圧縮されたデータが
連続につながるようにする。このオフセツト量は
折線の境界が変わればそれに応じて変わる。
第４図の特性図は、概略的なので、その第１象
限のみを正確に（たて軸および横軸に目盛を付け
て）、第５図ａ，ｂに示す。第５図ａはオフセツ
ト加算前、第５図ｂはオフセツト加算後を示す。
従来技術では212＝4096に選ばれた切換点がこの
例では212と213との間の6144に選ばれ、212〜6144
の入力データの量子化精度が一段階向上されてい
る。
圧縮データが連続になつているため、伸張の場
合も圧縮の場合と同じ動作で行なうことができ
る。この場合、圧縮された13ビツトデータのうち
最上位の符号ビツトはそのまま出力され、下位12
ビツトはその上に“０”を１ビツト追加して13ビ
ツトにしてシフトレジスタ６及びレベル比較器９
に入力される。
伸張の場合は、圧縮の場合に比べて各レンジの
境界の値、オフセツトの量及びデータをシフトす
る方向が異なる。これらは、圧縮−伸張切換信号
３の値を換えることによつて変化させている。圧
縮−伸張切換信号は例えば記録、再生スイツチに
連動させればよく、記録（圧縮）時に“High”，
再生（伸張）時に“Low”を入力すればよい。
オフセツトは伸張の時には減算となるが、ROM
１１に反転した値を記憶させておくことによつて
圧縮の場合と同様の動作でオフセツト減算を行な
うことができる。
このように、入力データと圧縮されたデータが
１対１で対応するためにレンジビツトを必要とせ
ず、折線の切換点も任意に設定することができ
る。さらに、圧縮と伸張を同一の回路で行なうこ
とができる。
尚上記実施例では各レンジの境界を１個の比較
器９で検出し、それぞれラツチさせているが、上
記比較器を複数個設けて各レンジの境界をそれぞ
れ別々に検出するようにすれば、ラツチ回路８及
びそれに関連する回路は省略できる。
以上述べたように、本発明はレンジビツトを用
いる必要がなく、かつ折線の切換点を任意に設定
できるので、限られた量子化数内で総合的に効率
よくデータを圧縮できる。さらに、入力信号と折
線の境界値とを比較して前記入力信号がどのレン
ジにあるかを判別する比較器と、レンジに応じて
前記入力信号を圧縮時には圧縮し、伸張時には伸
張する双方向シフトレジスタと、レンジに応じた
オフセツト値を発生するオフセツト発生器と、オ
フセツト発生器の出力と双方向シフトレジスタの
出力を加算して出力する加算器を備え、オフセツ
ト発生器で圧縮時には前記加算器の出力が連続に
なるような第１のオフセツト値を発生し、伸張時
には圧縮時に加算した前記第１の前記オフセツト
値を減ずるための第２のオフセツト値を発生させ
ることにより、圧縮と伸張を同一の回路で行なう
ことができる。[Table] In Table 1, the sign bit is ignored. By appropriately selecting the offset amounts (0, 512, and 2048, respectively, in the example), the compressed data is made to be continuous. This amount of offset changes as the boundaries of the broken lines change. Since the characteristic diagram in FIG. 4 is schematic, only its first quadrant is shown accurately (with scales on the vertical and horizontal axes) in FIGS. 5a and 5b. FIG. 5a shows the state before the offset addition, and FIG. 5b shows the state after the offset addition.
In the prior art, the switching point was chosen to be 2 12 = 4096, but in this example it is chosen to be 6144 between 2 12 and 2 13 , and from 2 12 to 6144
The quantization accuracy of input data has been improved by one level. Since the compressed data is continuous, decompression can be performed in the same way as compression. In this case, the most significant sign bit of the compressed 13-bit data is output as is, and the lower 12
Add one "0" bit to it to make it 13 bits, and use the shift register 6 and level comparator 9.
is input. In the case of expansion, the boundary values of each range, the amount of offset, and the direction in which data is shifted are different from those in compression. These are changed by changing the value of the compression/expansion switching signal 3. The compression/expansion switching signal may be linked to a recording/playback switch, for example, and may be set to "High" or "High" during recording (compression).
Just input “Low” during playback (decompression).
Offset is subtracted when decompressing, but in ROM
By storing the inverted value in 11, offset subtraction can be performed in the same manner as in the case of compression. In this way, since there is a one-to-one correspondence between the input data and the compressed data, there is no need for a range bit, and the switching point of the broken line can also be set arbitrarily. Furthermore, compression and decompression can be performed in the same circuit. In the above embodiment, the boundaries of each range are detected by one comparator 9 and latched, but if a plurality of comparators are provided and the boundaries of each range are detected separately, The latch circuit 8 and its related circuits can be omitted. As described above, the present invention does not require the use of range bits, and the switching point of the broken line can be set arbitrarily, so that data can be compressed comprehensively and efficiently within a limited number of quantizations. Furthermore, there is a comparator that compares the input signal with the boundary value of the broken line to determine which range the input signal is in, and a bidirectional shifter that compresses the input signal when compressing and expands it when expanding according to the range. It has a register, an offset generator that generates an offset value according to the range, and an adder that adds the output of the offset generator and the output of the bidirectional shift register and outputs the result. By generating a first offset value that makes the output continuous, and during decompression, generating a second offset value to subtract the first offset value added during compression, compression and decompression can be performed at the same time. It can be done with a circuit.
第１図は従来の実施例を示す構成図、第２図は
従来の折線圧縮方式の圧縮特性図、第３図は本発
明の実施例を示す圧縮伸張回路の構成図、第４図
および第５図ａ，ｂはその圧縮特性図である。
６……双方向シフトレジスタ、７……加算器、
９……レベル比較器、１０，１１……ROM。
FIG. 1 is a block diagram showing a conventional embodiment, FIG. 2 is a compression characteristic diagram of a conventional broken line compression method, FIG. 3 is a block diagram of a compression/expansion circuit showing an embodiment of the present invention, and FIGS. Figures 5a and 5b are compression characteristic diagrams. 6... Bidirectional shift register, 7... Adder,
9... Level comparator, 10, 11... ROM.
Claims (1)
トの信号に圧縮して伝送し、復調時に再びｍビツ
トの信号に伸張する折線圧縮伸張装置において、 入力信号と折線の境界値とを比較して前記入力
信号がどのレンジにあるかを判別する比較器と、 前記比較器によつて判別されたレンジに応じて
前記入力信号を圧縮時には圧縮し、伸張時には伸
張する双方向シフトレジスタと、 前記比較器によつて判別されたレンジに応じた
オフセツト値を発生するオフセツト発生器と、 前記オフセツト発生器の出力と前記双方向シフ
トレジスタの出力を加算して出力する加算器を備
え、 前記オフセツト発生器は、圧縮時には前記加算
器の出力が連続になるような第１のオフセツト値
を発生し、伸張時には圧縮時に加算した前記第１
の前記オフセツト値を減ずるための第２のオフセ
ツト値を発生することを特徴とする折線圧縮伸張
装置。[Scope of Claims] 1. In a polygonal line compression/expansion device that compresses a signal with m quantization bits into a quantized bit signal, transmits the compressed signal, and expands it again into an m-bit signal upon demodulation, the boundary between the input signal and the polygonal line a comparator that determines which range the input signal is in by comparing the input signal with a value; and a bidirectional device that compresses the input signal when compressing and expands the input signal when expanding, according to the range determined by the comparator. a shift register; an offset generator that generates an offset value according to the range determined by the comparator; and an adder that adds the output of the offset generator and the output of the bidirectional shift register and outputs the result. The offset generator generates a first offset value such that the output of the adder becomes continuous during compression, and generates the first offset value added during compression during decompression.
A polygonal line compression/expansion apparatus, characterized in that it generates a second offset value for subtracting the offset value.
Priority Applications (4)
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|---|---|---|---|
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| JPS5394813A (en) * | 1977-01-31 | 1978-08-19 | Toshiba Corp | Signal process system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57173239A (en) | 1982-10-25 |
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