JPH0469398B2 - - Google Patents

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JPH0469398B2
JPH0469398B2 JP57133205A JP13320582A JPH0469398B2 JP H0469398 B2 JPH0469398 B2 JP H0469398B2 JP 57133205 A JP57133205 A JP 57133205A JP 13320582 A JP13320582 A JP 13320582A JP H0469398 B2 JPH0469398 B2 JP H0469398B2
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JP
Japan
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channel
output terminal
circuit
level
gate
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Japanese (ja)
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Heihachiro Ebihara
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Citizen Watch Co Ltd
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Description

【発明の詳細な説明】 本発明は発音体の駆動回路に関するものであつ
て、その目的は和音を滑らかにあるいは減衰的に
合成して発音させるための発音駆動回路を、
CMOS集積回路内に作り込む事により外付部品
の数を減少させ、コストの低減化を計るとともに
時計等超小型電子装置の更に一層の小型化と新規
な性能の追加を考慮したものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a driving circuit for a sounding body, and its purpose is to provide a sounding driving circuit for synthesizing and producing chords smoothly or attenuatedly.
By incorporating it into a CMOS integrated circuit, the number of external parts can be reduced, reducing costs and allowing for further miniaturization of microelectronic devices such as watches and the addition of new performance.

以下図面に基づいて詳細に説明すると、第1図
は従来時計に用いられていた発音体駆動回路の一
例であつて、発音体には圧電素子を用いた圧電ブ
ザを使用している。この回路の構成を説明する
と、PチヤネルMOSトランジスタ1(以下、
MOSTと記載する)とNチヤネルMOST2で構
成されるゲート回路の出力端Aは、抵抗体3を介
して外部端子4に引出され、該外部端子4には集
積回路の外部に於てバイポーラトランジスタ5の
ベースに接続される。該バイポーラトランジスタ
5のエミツタは電源の低電位側Vssに接続され、
コレクタは抵抗体6を介して、一方の端子が電源
の高電位側Vddに接続されたコイル7及び圧電ブ
ザ8のそれぞれの他の一方の端子に接続される。
A detailed explanation will be given below based on the drawings. FIG. 1 shows an example of a sounding body drive circuit conventionally used in a timepiece, in which a piezoelectric buzzer using a piezoelectric element is used as the sounding body. To explain the configuration of this circuit, P channel MOS transistor 1 (hereinafter referred to as
The output terminal A of the gate circuit composed of a N-channel MOST 2 and an N-channel MOST 2 is led out to an external terminal 4 via a resistor 3, and a bipolar transistor 5 is connected to the external terminal 4 outside the integrated circuit. connected to the base of The emitter of the bipolar transistor 5 is connected to the low potential side Vss of the power supply,
The collector is connected via a resistor 6 to one terminal of each of a coil 7 and a piezoelectric buzzer 8, one terminal of which is connected to the high potential side V dd of a power supply.

このゲート回路の入力端Iに音階周波数を有す
るパルス信号が印加されると、出力端Aにはその
反転信号が第2図の如く現れる。
When a pulse signal having a musical scale frequency is applied to the input terminal I of this gate circuit, its inverted signal appears at the output terminal A as shown in FIG.

第2図に於て、出力端Aの電位がVddの時は前
記バイポーラトランジスタ5はオン状態となり、
前記コイル7に電流が流れる。前記出力端Aの電
位がVssとなると前記バイポーラトランジスタ5
はオフ状態となるため、前記コイル7に流れてい
た電流は遮断され、この時出力端Oには正方向に
逆起電圧が発生するが、この電圧に対して前記圧
電ブザ8が容量性の負荷となるため、出力端Oに
は第2図に示す様な電圧波形が生ずる。この電圧
波形の最大波高値はおよそ6V程度である。即ち
前記コイル7は信号昇圧のために使用されてい
る。
In FIG. 2, when the potential of the output terminal A is Vdd, the bipolar transistor 5 is in an on state,
A current flows through the coil 7. When the potential of the output terminal A becomes Vss , the bipolar transistor 5
is in the off state, the current flowing through the coil 7 is cut off, and at this time, a back electromotive voltage is generated in the positive direction at the output terminal O, but the piezoelectric buzzer 8 responds to this voltage with a capacitive Since it becomes a load, a voltage waveform as shown in FIG. 2 is generated at the output terminal O. The maximum peak value of this voltage waveform is about 6V. That is, the coil 7 is used for boosting the signal.

この従来回路の第1の欠点は発音に利用出来る
周波数範囲が狭い事である。言い換えると第2図
に於ける出力端Aの波形は任意ではなく、周期及
びデユーテイサイクルに限定が有る。即ち出力端
Aの電位がVddである期間、前記コイル7に流れ
る電流はインダクタンスによつて除々に上昇して
行く。該電流が遮断された時発生する逆起電圧
は、遮断直前に流れていた電流の大きさに依存す
るから、前記圧電ブザ8の音量をある値に保つた
めには、前記コイル7に流れる電流の大きさが十
分な値となるまで電流を流し続ける必要が有る。
The first drawback of this conventional circuit is that the frequency range that can be used for sound generation is narrow. In other words, the waveform at the output terminal A in FIG. 2 is not arbitrary, but has a limited period and duty cycle. That is, during the period when the potential of the output terminal A is Vdd , the current flowing through the coil 7 gradually increases due to the inductance. The back electromotive force generated when the current is interrupted depends on the magnitude of the current flowing immediately before the interruption, so in order to maintain the volume of the piezoelectric buzzer 8 at a certain value, the current flowing through the coil 7 must be adjusted. It is necessary to keep the current flowing until the magnitude of is a sufficient value.

従つて出力端Aの電位がVddであるべき期間の
最少値が決められてしまう。
Therefore, the minimum value of the period during which the potential of the output terminal A should be Vdd is determined.

次に出力端Aの電位がVssであるべき期間は、
前記出力端Oに於ける電圧波形が最大値となるま
での時間によつて、その最少値が決められ、また
最大値は前記圧電ブザ8が固有振動して駆動周波
数と異なる周波数で発音しない範囲に限定され
る。
Next, the period when the potential of output terminal A should be Vss is:
The minimum value is determined by the time it takes for the voltage waveform at the output terminal O to reach the maximum value, and the maximum value is within the range in which the piezoelectric buzzer 8 does not generate natural vibration and generate sound at a frequency different from the drive frequency. limited to.

更に前記した出力端AがVddである期間の最大
値は、消費電力との関係で限界値が有る。こうし
て出力端Aの電圧波形に対しての制約により、発
音可能な周波数領域は極めて限定された範囲内と
なつてしまう。
Furthermore, the maximum value of the period during which the output terminal A is at V dd has a limit value in relation to power consumption. In this way, due to the restrictions on the voltage waveform at the output terminal A, the frequency range in which sound can be produced is within an extremely limited range.

第2の欠点は上記第1の欠点で述べた理由と同
じ理由により、和音の発音が困難な事である。即
ち和音は2つ以上の異なる周波数成分が合成され
るため、出力端Aに於ける電圧波形は上記した制
約を満足出来ない。
The second drawback is that it is difficult to pronounce chords for the same reason as mentioned in the first drawback above. That is, since a chord is composed of two or more different frequency components, the voltage waveform at the output terminal A cannot satisfy the above-mentioned constraints.

第3の欠点は外付のバイポーラトランジスタ5
の存在であつて、このコストは比較的高い。しか
し外付バイポーラトランジスタをやめて、内蔵
MOSTにしようとすると、前記圧電ブザ8が機
械的衝撃を受けた時に発生する高電圧により、
CMOS集積回路がラツチアツプ現象を起してし
まうため実現出来なかつた。
The third drawback is the external bipolar transistor 5
, and this cost is relatively high. However, instead of using an external bipolar transistor,
When attempting to set the MOST, the high voltage generated when the piezoelectric buzzer 8 receives a mechanical shock causes
This was not possible due to the latch-up phenomenon caused by CMOS integrated circuits.

次に第3図は従来技術による単音の集積化減衰
発音回路の一例であつて、PチヤネルMOST9
のドレインは抵抗体r12を介してバイポーラト
ランジスタ5のベースとの接続点Bに接続され
る。
Next, FIG. 3 shows an example of a single-tone integrated attenuated sound generation circuit according to the prior art, with P channel MOST9.
The drain of the bipolar transistor 5 is connected to a connection point B with the base of the bipolar transistor 5 via a resistor r12.

該接続点Bは複数の抵抗R113、R214……
が複数のNチヤネルMOST10,11を介して
Vssに接続されている。該複数のNチヤネル
MOST10,11のゲート端子C1,C2は選
択組合せ的に信号が与えられ、前記Pチヤネル
MOST9がオンとなつた時、前記接続点Bに於
ける高電位のレベルが前記抵抗rと前記抵抗R1,
R2の並列抵抗値とで分圧される様になつている。
The connection point B has multiple resistors R113, R214...
via multiple N channels MOST10,11
Connected to V ss . The plurality of N channels
The gate terminals C1 and C2 of the MOSTs 10 and 11 are given signals in a selective combination, and the P channel
When MOST9 is turned on, the high potential level at the connection point B changes between the resistor r and the resistor R1.
The voltage is divided by the parallel resistance value of R2.

従つて時間とともに前記ゲート端子C1,C2
に与える信号を変化させ、接続点Bに於ける高電
位レベルが除々に下つて行く様にする事により、
コイル7に流れる電流は除々に小となり、ブサ8
の発音音量が減少して行く。
Therefore, with time, the gate terminals C1, C2
By changing the signal given to the connection point B so that the high potential level at the connection point B gradually decreases,
The current flowing through the coil 7 gradually becomes smaller, and the current flowing through the coil 7 becomes smaller.
The sound volume decreases.

この方法は単純であるが、抵抗分割の組合せ数
をある程度大きくしないと減衰音のエンベロープ
に段が付き、不自然となるし、逆に抵抗分割の組
合せ数を大きくすると集積回路の集積度を悪くす
る。更にまた、前記抵抗分割を制御するための制
御信号作成回路がタイマとデコーダを必要とする
ため複雑となる。
This method is simple, but unless the number of resistor divider combinations is increased to a certain extent, the envelope of the attenuated sound will be stepped and unnatural.On the other hand, if the resistor divider combination is increased, the degree of integration of the integrated circuit will be adversely affected. do. Furthermore, the control signal generation circuit for controlling the resistance division becomes complicated because it requires a timer and a decoder.

従つて第3図の回路は第4図aに示す様な、単
一のエンベロープを得る場合には使用出来るが、
異なる音階の音を第4図bに示す様に、エンベロ
ープを独立して発音させるために、複数のエンベ
ロープ回路を必要とする場合には実施が困難とな
つて来る。
Therefore, the circuit in Figure 3 can be used to obtain a single envelope as shown in Figure 4a, but
This becomes difficult to implement when a plurality of envelope circuits are required to independently generate envelopes for sounds of different scales, as shown in FIG. 4b.

そこで本発明は上記種々の欠点を改良するため
になされたものである。
Therefore, the present invention has been made to improve the various drawbacks mentioned above.

先ず第5図は本発明の実施例を示す回路図であ
つて、その構成は大別してエンベロープセル20
(図中、20A,20B……として個々に示す)、
昇圧回路30、レベル検出器40、ドライバ5
0、保護回路60とから成る。
First, FIG. 5 is a circuit diagram showing an embodiment of the present invention, and its configuration can be roughly divided into an envelope cell 20.
(individually shown as 20A, 20B... in the figure),
Boost circuit 30, level detector 40, driver 5
0 and a protection circuit 60.

エンベロープセル20Aの構成を述べると、N
チヤネルMOST21のドレインはVddに接続さ
れ、ソース及び基板はNチヤネルMOST22の
ドレインに接続されるとともに、容量23を介し
てVddに接地され、更にPチヤネルMOST24の
ゲートに接続され、又、ゲートは共通入力端J1
接続される。前記NチヤネルMOST22のゲー
トは個別入力端K1に接続され、ソース及び基板
はVssに接続される。前記PチヤネルMOST24
のソースはPチヤネルMOST25のドレインに
接続され、PチヤネルMOST24のドレインは
共通出力端子Nに接続され、基板はVddに接地さ
れる。前記PチヤネルMOST25のゲートは個
別入力端L1に接続され、ソースは共通端Mに接
続され、基板はVddに接地される。
Describing the configuration of the envelope cell 20A, N
The drain of the channel MOST 21 is connected to V dd , the source and substrate are connected to the drain of the N channel MOST 22 and grounded to V dd via the capacitor 23, and further connected to the gate of the P channel MOST 24, and the gate is connected to the common input terminal J1 . The gate of the N-channel MOST 22 is connected to the individual input terminal K1 , and the source and substrate are connected to Vss . Said P channel MOST24
The source of is connected to the drain of P-channel MOST 25, the drain of P-channel MOST 24 is connected to common output terminal N, and the substrate is grounded to V dd . The gate of the P-channel MOST 25 is connected to the individual input terminal L1 , the source is connected to the common terminal M, and the substrate is grounded to Vdd .

前記共通端J1には後に述べるヒゲ発生回路より
細いヒゲ信号が供給される。前記個別入力端L1
にはそれぞれ異なる音階信号が印加され、前記個
別入力端K1には発音信号が印加される。前記共
通端Mは抵抗体26を介してVddに接続され、前
記共通出力端Nは抵抗体27を介して前記昇圧回
路30の出力端に接続されるとともに、前記レベ
ル検出回路40及び前記ドライバ50に接続され
る。
A thin whisker signal is supplied to the common terminal J1 from a whisker generating circuit to be described later. Said individual input terminal L 1
Different scale signals are applied to the respective input terminals, and a sound generation signal is applied to the individual input terminal K1 . The common terminal M is connected to V dd via a resistor 26, and the common output terminal N is connected to the output terminal of the booster circuit 30 via a resistor 27, and also connected to the level detection circuit 40 and the driver. 50.

第6図はエンベロープセルの動作波形を示す図
であつて、前記個別入力端L1には音階信号が印
加されているが、前記PチヤネルMOST24の
ゲート端Pが高い電圧レベルVxにある時は該P
チヤネルMOST24はオフ状態にあるため、前
記出力端Nは前記抵抗体27により前記昇圧回路
30の出力端VLのレベルに引かれている。
FIG. 6 is a diagram showing operating waveforms of the envelope cell, in which a scale signal is applied to the individual input terminal L1 , but when the gate terminal P of the P channel MOST 24 is at a high voltage level Vx. is the P
Since the channel MOST 24 is in the off state, the output terminal N is pulled down to the level of the output terminal V L of the booster circuit 30 by the resistor 27 .

ここで前記個別入力端K1に発音信号が印加さ
れ、個別入力端K1が短時間Vddレベルになると、
この時間前記NチヤネルMOST22はオンとな
るため、前記ゲート端Pの電位はVssになる。こ
れにより前記Pチヤネルトランジスタ24はオン
となり、前記出力端Nに前記音階信号が現れる。
前記共通入力端J1には前記ヒゲ信号が印加されて
おり、このヒゲ信号により前記Nチヤネル
MOST21が短時間オンになると、この期間に
前記容量23の有する電荷が一部放出され、従つ
てゲート端Pの電位はVddの方向へ上昇する。
Here, when a sound generation signal is applied to the individual input terminal K 1 and the individual input terminal K 1 becomes V dd level for a short time,
During this time, the N-channel MOST 22 is on, so the potential at the gate end P becomes Vss . As a result, the P-channel transistor 24 is turned on, and the scale signal appears at the output terminal N.
The whisker signal is applied to the common input terminal J1 , and the whisker signal causes the N channel to be connected to the common input terminal J1.
When the MOST 21 is turned on for a short time, part of the charge held in the capacitor 23 is released during this period, and the potential at the gate end P rises in the direction of V dd .

このため前記PチヤネルMOST24のオン状
態は弱められ、オン抵抗が高くなるため、前記出
力端Nに現れる音階信号の波高値は減少する。こ
の動作が前記ヒゲ信号の周期毎に繰返えされる
が、前記NチヤネルMOST21のソースはゲー
ト端Pに接続されているため、該ゲート端Pの電
位が上昇して来るにつれ、前記Nチヤネル
MOST21のオン状態は次第に弱められ、従つ
て前記ヒゲ信号により前記容量23より放出され
る電荷量も次第に減少して来る。それ故、時間の
経過とともに前記ゲート端Pの電位変化は次第に
緩やかとなつて行く。
Therefore, the on-state of the P channel MOST 24 is weakened and the on-resistance increases, so that the peak value of the scale signal appearing at the output terminal N decreases. This operation is repeated every cycle of the whisker signal, but since the source of the N-channel MOST 21 is connected to the gate end P, as the potential of the gate end P rises, the N-channel MOST 21
The on state of the MOST 21 is gradually weakened, and therefore the amount of charge released from the capacitor 23 by the whisker signal is also gradually reduced. Therefore, as time passes, the potential change at the gate end P gradually becomes more gradual.

十分な時間が経過した時点ではゲート端Pの電
位はVddから前記NチヤネルMOST21のスレツ
シヨルド電圧を減じたレベルVxに達する。ここ
で該NチヤネルMOST21と前記Pチヤネル
MOST24のスレツシヨルド電圧が同程度で有
れば、該PチヤネルMOST24はほとんどオフ
に近く、従つて前記出力端Nには音階信号が現れ
ない。
When a sufficient amount of time has elapsed, the potential at the gate end P reaches a level Vx , which is Vdd minus the threshold voltage of the N-channel MOST 21. Here, the N channel MOST21 and the P channel
If the threshold voltages of the MOST 24 are approximately the same, the P channel MOST 24 is almost off, and therefore no scale signal appears at the output terminal N.

本方式に於てはゲート端Pの電位は前記Pチヤ
ネルMOST24のスレツシヨルド電圧に対して
非常に緩やかに近ずくため、音の減衰の仕方が極
めて自然であつて、従来の内蔵型減衰音発生回路
にありがちな、途中で音が急に消える様な段差現
象がない。またゲート端Pに於ける電位変化は、
前記ヒゲ信号の巾、及び前記容量23の値、及び
前記NチヤネルMOST21のコンダクタンスの
値、及び前記ヒゲ信号の周期を適切に選ぶ事によ
り、特別に素子数を増加させる事なく、実用上ほ
とんど段差が感じられない程になめらかにする事
が出来る。
In this method, the potential at the gate end P approaches the threshold voltage of the P channel MOST 24 very slowly, so the sound attenuates in a very natural manner, unlike the conventional built-in attenuated sound generating circuit. There is no step phenomenon where the sound suddenly disappears in the middle, which is often the case. Also, the potential change at the gate end P is
By appropriately selecting the width of the whisker signal, the value of the capacitance 23, the conductance value of the N-channel MOST 21, and the period of the whisker signal, practically no step difference can be achieved without increasing the number of elements. It can be made so smooth that you won't even feel it.

第6図に於ける前記出力端Nの波形図に於て、
VHなる値は前記PチヤネルMOST24,25の
各オン抵抗と前記抵抗体26の値及び前記抵抗体
27の値により変化する。
In the waveform diagram of the output terminal N in FIG.
The value VH changes depending on the on-resistance of the P channel MOSTs 24 and 25, the value of the resistor 26, and the value of the resistor 27.

ここで前記ヒゲ信号発生回路について説明する
と、第7図はヒゲ信号発生回路であつて、NOR
ゲート81の一方の入力端RはNORゲート83
の一方の入力端に接続され、出力端Bは前記
NORゲート83の他の一方の入力端に接続され
るとともにNORゲート82の一方の入力端に接
続され、残る一方の入力端は前記NORゲート8
2の出力端Aに接続される。前記NORゲート8
3の出力端Qは前記NORゲート82の残る一方
の入力端に接続される。
Now, to explain the whisker signal generation circuit, FIG. 7 shows the whisker signal generation circuit.
One input terminal R of the gate 81 is the NOR gate 83
The output terminal B is connected to one input terminal of the
It is connected to the other input terminal of the NOR gate 83 and also connected to one input terminal of the NOR gate 82, and the remaining input terminal is connected to the other input terminal of the NOR gate 83.
It is connected to output terminal A of 2. Said NOR gate 8
The output terminal Q of No. 3 is connected to the remaining input terminal of the NOR gate 82.

このヒゲ信号発生回路の動作波形図を第8図に
示す。入力端Rの電位がVddの時、出力端Qは
Vss、出力端AはVdd、出力端BはVssのレベルに
有る。入力端Rの電位がVddからVssに移行する
時、第8図の一点鎖線で示した伝達レベルを通過
するが、この時点より出力端QはVddに向つて上
昇を開始する。出力端Qのレベルが伝達レベルに
達すると出力端AはVssに向つて下降を始め、該
出力端Aの電位が伝達レベルに達すると出力端B
はVddに向つて上昇を開始し、該出力端Bのレベ
ルが伝達レベルに達すると前記出力端Qは下降を
開始する。
FIG. 8 shows an operational waveform diagram of this whisker signal generation circuit. When the potential of the input terminal R is V dd , the output terminal Q is
V ss , output terminal A is at the level of V dd , and output terminal B is at the level of V ss . When the potential at the input terminal R shifts from V dd to V ss , it passes through the transmission level shown by the dashed line in FIG. 8, and from this point on, the output terminal Q begins to rise toward V dd . When the level of the output terminal Q reaches the transmission level, the output terminal A starts to fall toward Vss , and when the potential of the output terminal A reaches the transmission level, the output terminal B
begins to rise toward V dd , and when the level of the output terminal B reaches the transfer level, the output terminal Q begins to fall.

従つて該出力端Qに現れる信号は細いヒゲ状の
信号となる。このヒゲ信号は上記した動作説明で
明かであるが、少なくともその波高値が伝達レベ
ルまで上昇する事が保証される。しかしながら第
5図に示し、説明した本発明のエンベロープセル
20A,20B……が必要とするヒゲ信号が、そ
の波高値がVddまで上昇する事が必要である。
Therefore, the signal appearing at the output terminal Q becomes a thin whisker-like signal. As is clear from the above explanation of the operation of this whisker signal, it is guaranteed that at least its peak value rises to the transmission level. However, it is necessary that the peak value of the whisker signal required by the envelope cells 20A, 20B, . . . of the present invention shown and explained in FIG. 5 rise to Vdd .

この点を満足するには、出力端Qの上昇時間よ
りも、出力端Aの下降時間と出力端Bの上昇時間
を加えた時間が長ければ良い。
To satisfy this point, the sum of the falling time of the output terminal A and the rising time of the output terminal B should be longer than the rising time of the output terminal Q.

従つて実際の集積回路内での出力端Qの立上り
時間が計算され、これに対して出力端Aの立下り
時間と出力端Bの立上り時間の和が大きくなる様
に、各NORゲート81,82,83を構成する
トランジスタのコンダクタンスが選択され、更に
必要が有れば第7図に破線で示した如く、容量8
4,85を設ける等の手段が講じられる。
Therefore, the rise time of the output terminal Q in the actual integrated circuit is calculated, and each NOR gate 81, The conductance of the transistors composing 82 and 83 is selected, and if necessary, the capacitance 8 is selected as shown by the broken line in FIG.
Measures such as providing 4,85 are taken.

さて第5図に於て、前記ドライバ50はソース
が抵抗体52によりVddに接続されたPチヤネル
MOST51と、該PチヤネルMOST51とドレ
インを共通にし、かつソースが抵抗体54を介し
て前記昇圧回路30の出力端VLに接続されたN
チヤネルMOST53より構成される。該Nチヤ
ネルMOST53のゲートは前記エンベロープセ
ル20A,20B……の出力端Nに接続されてお
り、またドレイン外部端子64を介して発音体負
荷70に接続される。前記エンベロープセル20
A,20B……の出力端Nには減衰エンベロープ
を伴つた音階信号が現れており、この信号の波高
値により前記NチヤネルMOST53のコンダク
タンスは変化するから、前記発音体負荷70に流
れる電流量も変化し、減衰発音が得られる事にな
る。この時、前記発音体負荷70が電流駆動型で
あるならばこれ以上に特別な構成は原理的に必要
ではない。しかし該発音体負荷70が圧電ブザの
如く容量性の場合には充電された電荷を放出する
ための放電回路が必要となる。
Now, in FIG. 5, the driver 50 is a P channel whose source is connected to V dd by a resistor 52.
MOST 51 has a common drain with the P channel MOST 51 and has a source connected to the output terminal V L of the booster circuit 30 via a resistor 54.
Consists of channel MOST53. The gate of the N-channel MOST 53 is connected to the output terminal N of the envelope cells 20A, 20B, . The envelope cell 20
A, 20B, . This will result in a damped sound. At this time, if the sounding body load 70 is of a current-driven type, no more special configuration is required in principle. However, if the sounding body load 70 is capacitive, such as a piezoelectric buzzer, a discharge circuit is required to discharge the accumulated charge.

第5図に於てPチヤネルMOST51は上述の
放電用トランジスタであつて、前記Nチヤネル
MOST53がほとんどオフの場合、Pチヤネル
MOST51はオン状態となつて前記発音体負荷
70の両端を短絡する。この場合、前記Nチヤネ
ルMOST53のオン状態の強さを検出してやる
必要が有り、これを行なうのが前記レベル検出器
40である。
In FIG. 5, the P-channel MOST51 is the above-mentioned discharge transistor, and the N-channel MOST51 is the above-mentioned discharge transistor.
If MOST53 is mostly off, the P channel
The MOST 51 is turned on and short-circuits both ends of the sounding body load 70. In this case, it is necessary to detect the strength of the on-state of the N-channel MOST 53, and the level detector 40 performs this.

レベル検出器40の構成は次の如くである。N
チヤネルMOST41のソース及び基板は前記昇
圧回路30の出力端VLに接続され、ゲートは前
記エンベロープセル20A,20B……の共通出
力端Nに接続され、ドレインは抵抗体42を介し
てVddに接続されるとともにインバータ43の入
力端に接続される。該インバータ43の出力端が
レベル検出器40の出力端Sとなる。前記Nチヤ
ネルMOST41と前記ドライバ50に於けるN
チヤネルMOST53は同一のチツプ内に製作さ
れるため、その電気的特性に相似性が有る。
The configuration of the level detector 40 is as follows. N
The source and substrate of the channel MOST 41 are connected to the output terminal V L of the booster circuit 30, the gate is connected to the common output terminal N of the envelope cells 20A, 20B, and the drain is connected to V dd via the resistor 42. It is connected to the input terminal of the inverter 43. The output terminal of the inverter 43 becomes the output terminal S of the level detector 40. N in the N channel MOST 41 and the driver 50
Since the channel MOSTs 53 are manufactured within the same chip, their electrical characteristics are similar.

従つて前記NチヤネルMOST53がほぼオフ
と看做されるレベルで前記インバータ43の出力
がVssレベルに反転する如く前記抵抗体42の値
と前記NチヤネルMOST41のコンダクタンス
を設定する事が出来る。
Therefore, the value of the resistor 42 and the conductance of the N-channel MOST 41 can be set so that the output of the inverter 43 is inverted to the Vss level at a level at which the N-channel MOST 53 is almost considered off.

第9図に前記エンベロープセル20Aの共通出
力端Nに於ける波形と、前記レベル検出器40の
出力端Sの波形及び前記発音体負荷70が圧電ブ
ザである場合の外部端子64に於ける波形のおよ
その状態を示した。
FIG. 9 shows the waveform at the common output terminal N of the envelope cell 20A, the waveform at the output terminal S of the level detector 40, and the waveform at the external terminal 64 when the sounding body load 70 is a piezoelectric buzzer. The approximate condition is shown below.

第5図に於て、保護回路60は前記した如く圧
電ブザが衝撃を受けた時に発生する高電圧に対し
て集積回路の誤動作やラツチアツプが生じない様
に十分強力なものでなければならない。そこで本
発明に於ては従来のダイオードによる保護回路の
考え方を止め、トランジスタによる保護回路とし
た。
In FIG. 5, the protection circuit 60 must be strong enough to prevent the integrated circuit from malfunctioning or latch-up against the high voltage generated when the piezoelectric buzzer receives an impact as described above. Therefore, in the present invention, the conventional idea of a protection circuit using diodes has been abandoned and a protection circuit using transistors has been adopted.

第10図a,bは従来の保護回路構造とその概
念的な等価回路で有り、第11図a,bは本発明
に於ける保護回路構造とその等価回路である。
10a and 10b show a conventional protection circuit structure and its conceptual equivalent circuit, and FIGS. 11a and 11b show a protection circuit structure and its equivalent circuit in the present invention.

第11図に於てバイポーラトランジスタ61は
N-基板をベース、P+拡散層をエミツタ、P-拡散
層をコレクタとする横型PNPトランジスタであ
り、又トランジスタ62はN+拡散層をエミツタ、
P-拡散層をベース、N-拡散層をコレクタとする
縦型NPNバイポーラトランジスタである。保護
回路の外部端子INはポリシリコン抵抗体63の
一方の端子に接続される。該ポリシリコン抵抗体
63の他の一方の端子が前記PNPバイポーラト
ランジスタ61及びNPNバイポーラトランジス
タ62のそれぞれのエミツタに接続され、内部端
子OUTとなる。前記PNPバイポーラトランジス
タ61のコレクタはVssに、前記NPNバイポーラ
トランジスタ62のベースはVLに接続される。
In FIG. 11, the bipolar transistor 61 is
The transistor 62 is a horizontal PNP transistor with the N - substrate as the base, the P + diffusion layer as the emitter, and the P - diffusion layer as the collector.
It is a vertical NPN bipolar transistor with a P - diffusion layer as the base and an N - diffusion layer as the collector. The external terminal IN of the protection circuit is connected to one terminal of the polysilicon resistor 63. The other terminal of the polysilicon resistor 63 is connected to the emitters of the PNP bipolar transistor 61 and NPN bipolar transistor 62, and serves as an internal terminal OUT. The collector of the PNP bipolar transistor 61 is connected to Vss , and the base of the NPN bipolar transistor 62 is connected to VL .

この保護回路は極めて強力であつて、通常の従来
型保護回路に比して、確認した範囲でも10倍以上
の性能が有る。従つて前記圧電ブザ(容量
50NF)が発生する100V以上の高電圧に対しても
十分に保護能力が有り、実施の効果は極めて大で
あつた。
This protection circuit is extremely powerful, and has proven to be more than 10 times more powerful than conventional protection circuits. Therefore, the piezoelectric buzzer (capacitance
It had sufficient protection ability against high voltages of 100V or more generated by 50NF), and the effect of its implementation was extremely large.

次に第5図に於ける昇圧回路30であるが、こ
こに示した実施例はコイル33を用いた方式であ
つて、該コイル33の一端はVssに接続され、他
の一端は外部端子32を介してPチヤネル
MOST31のドレイン及びNチヤネルMOST3
4のソースに接続される。前記Pチヤネル
MOST31のソース及び基盤はVddに接続され、
ゲートTには昇圧用信号が印加される。前記Nチ
ヤネルMOST34のゲート及びドレインは共通
にして外部端子35を介して容量36に接続され
るとともに、出力端VLとなる。前記昇圧用信号
Tが低レベルとなり、前記PチヤネルMOST3
1がオン状態となると、前記コイル33には電流
が流れる。
Next, regarding the booster circuit 30 in FIG. 5, the embodiment shown here uses a coil 33, one end of which is connected to Vss , and the other end connected to an external terminal. P channel via 32
Drain of MOST31 and N channel MOST3
Connected to 4 sources. Said P channel
The source and board of MOST31 are connected to V dd ,
A boosting signal is applied to the gate T. The gate and drain of the N-channel MOST 34 are commonly connected to a capacitor 36 via an external terminal 35, and serve as an output terminal VL . The boosting signal T becomes low level, and the P channel MOST3
1 is turned on, current flows through the coil 33.

次に前記昇圧用信号TがVddになると前記Pチ
ヤネルMOST31はオフとなり、前記コイル3
3に流れていた電流が遮断される。この時前記外
部端子32には大きな負方向の電圧が現れる。前
記NチヤネルMOST34はダイオードとしての
働きを有するため、このダイオードを介して前記
容量36は負方向に充電される。
Next, when the boost signal T becomes V dd , the P channel MOST31 is turned off, and the coil 3
The current flowing through 3 is cut off. At this time, a large negative voltage appears at the external terminal 32. Since the N-channel MOST 34 functions as a diode, the capacitor 36 is charged in a negative direction through this diode.

上記昇圧回路30の出力端VLに現れる電圧は
コイル33のインダクタンスの値、昇圧信号の状
態、前記PチヤネルMOST31のコンダクタン
ス、前記NチヤネルMOST34の大きさ等によ
つて異なるが、一実施例に於ては無負荷時で約−
8V、最大負荷時に約−4Vであつた。昇圧回路3
0の出力電圧は当然の事ながらVssよりも低くな
る如く設計されなければ意味がなく、逆に言えば
通常の昇圧回路動作時にはVLは必ずVssよりも小
さい。
The voltage appearing at the output terminal VL of the booster circuit 30 varies depending on the inductance value of the coil 33, the state of the booster signal, the conductance of the P channel MOST 31, the size of the N channel MOST 34, etc. Approximately - at no load
8V, about -4V at maximum load. Boost circuit 3
Of course, the output voltage of 0 has no meaning unless it is designed to be lower than Vss , and conversely, during normal booster circuit operation, VL is always smaller than Vss .

従つて前記昇圧用信号はVdd−Vssレベルの信
号を、時計用電子回路に於ては極く一般的に用い
られる謂るレベルシフタを用いてVdd−VLレベル
の信号に変換しておく方が、前記Pチヤネル
MOST31の寸法が小さく出来る。
Therefore, the boost signal is obtained by converting a V dd -V ss level signal into a V dd -V L level signal using a level shifter that is very commonly used in watch electronic circuits. It is better to leave the P channel
The dimensions of MOST31 can be made smaller.

第12図にレベルシフタの回路図一例を示す。 FIG. 12 shows an example of a circuit diagram of a level shifter.

以上で第5図に示した本発明の基本的説明は終
りであるが、更に和音発音について説明する。
This concludes the basic explanation of the present invention shown in FIG. 5, but chord pronunciation will be further explained.

第13図のタイムチヤートに示す如く、和音発
生時には2つ以上の異なる周期及び振巾の信号
が、前記エンベロープセル共通出力端Nに於て合
成される。この時例えば第1の音階信号N1は、
それ自身では前述したレベル検出器40の検出レ
ベル以下となつていても、他の音階信号例えば
N2と一致した場合、その部分だけが前記レベル
検出器40のレベルを超えて再び発音体が駆動さ
れる場合が生ずる。即ち第13図に於て、時間t1
に於てN1波形は既にレベル検出器40の検出レ
ベル(一点鎖線で示した)を下回つており、従つ
て発音体は駆動されない。
As shown in the time chart of FIG. 13, when a chord is generated, two or more signals with different periods and amplitudes are combined at the common output terminal N of the envelope cell. At this time, for example, the first scale signal N 1 is
Even if it is below the detection level of the level detector 40 described above, other scale signals such as
If it matches N2 , only that portion may exceed the level of the level detector 40 and the sounding body is driven again. That is, in FIG. 13, time t 1
At this point, the N1 waveform has already fallen below the detection level of the level detector 40 (indicated by a dashed line), so the sounding element is not driven.

しかるに時間t2に於てはN1とN2が合成される
結果、N1の信号成分が再び前記検出レベルを起
えて発音体が駆動されてしまう。この結果、発音
体は音階信号と異なる信号で駆動される事にな
り、雑音が発生する。本発明は更にこの点を改善
するため、前記エンベロープセル20A,20B
……に改良を加えた。
However, at time t2 , as a result of combining N1 and N2 , the signal component of N1 rises to the detection level again, and the sounding body is driven. As a result, the sounding body is driven by a signal different from the scale signal, and noise is generated. In order to further improve this point, the present invention provides the envelope cells 20A and 20B.
...improvements have been made.

第14図はエンベロープセルの他の実施例であ
つて、第5図に示したと同一の部分は同じ記号を
用いており、新規に追加されるものはデータタイ
プフリツプフロツプ29とPチヤネルMOST2
8である。該PチヤネルMOST28のドレイン
は前記ゲート端Pに接続され、ソース及び基板は
Vddに接続される。ゲートは前記データタイプフ
リツプフロツプ29の出力端Qに接続される。該
データタイプフリツプフロツプ29のデータ入力
端Dは前記レベル検出器40の出力端Sに接続さ
れ、ポジテイブクロツク入力端φは前記音階信号
入力端L1に接続され、セツト入力端SEは前記入
力端K1に接続される。
FIG. 14 shows another embodiment of the envelope cell, in which the same parts as shown in FIG.
It is 8. The drain of the P channel MOST28 is connected to the gate end P, and the source and substrate are
Connected to V dd . The gate is connected to the output Q of the data type flip-flop 29. The data input terminal D of the data type flip-flop 29 is connected to the output terminal S of the level detector 40, the positive clock input terminal φ is connected to the scale signal input terminal L1 , and the set input terminal SE is connected to the scale signal input terminal L1. It is connected to the input terminal K1 .

この回路の動作は比較的簡単であつて、前記個
別入力端K1に印加された発音信号がVddになつた
時、前記データタイプフリツプフロツプ29はセ
ツトされ、その出力端QにはVddレベルが現れ従
つて前記PチヤネルMOST28はオフであるか
らMOST24は十分にオン状態となり、従つて
前記個別入力端L1に与えられる音階信号がVss
ベルの時、前記共通出力端Nには十分に高い出力
レベルが得られ、従つて前記レベル検出器40の
出力端SはVddレベルにあるから、前記音階信号
がVssからVddに変化しても前記データタイプフ
リツプフロツプ29の出力端の状態は変化しな
い。
The operation of this circuit is relatively simple; when the sound signal applied to the individual input terminal K1 reaches Vdd , the data type flip-flop 29 is set, and the output terminal Q is set. Since the V dd level appears and therefore the P channel MOST 28 is off, the MOST 24 is fully turned on, and therefore, when the scale signal applied to the individual input terminal L 1 is at the V ss level, the common output terminal N is Since a sufficiently high output level is obtained and the output terminal S of the level detector 40 is at the V dd level, even if the scale signal changes from V ss to V dd , the data type flip-flop The state of the output terminal of 29 does not change.

ある時間経過すると、前述の如くゲート端Pの
電位はVddに近づき、従つて前記Pチヤネル
MOST24のオン抵抗値が上昇して来るため、
前記音階信号がVssのレベルになつても、前記共
通出力端Nの電位は十分な高さまで上昇せず、従
つて前記レベル検出器40の出力端SはVssのレ
ベルのままで有り、ここで前記音階信号がVss
らVDDに移行すると、前記データタイプフリツプ
フロツプ29の出力端QのレベルはVssのレベル
となつてしまう。すると前記PチヤネルMOST
28がオンとなり、ゲート端Pは完全にVddのレ
ベルに引かれるため、前記NチヤネルMOST2
4はオフとなり、次に前記個別入力端K1に印加
される発音信号がVddレベルとなるまでこの状態
が維持される事になる。即ち一度でも前記レベル
検出器40により発音レベル以下と検出された音
階については、次の発音信号が来るまでは完全に
出力が禁止されるため、上記した様な不都合は生
じなくなる。
After a certain period of time, the potential at the gate end P approaches V dd as described above, and therefore the P channel
As the on-resistance value of MOST24 increases,
Even if the scale signal reaches the level of Vss , the potential of the common output terminal N does not rise to a sufficient level, and therefore the output terminal S of the level detector 40 remains at the level of Vss , Here, when the scale signal shifts from Vss to VDD , the level of the output terminal Q of the data type flip-flop 29 becomes the level of Vss . Then the P channel MOST
28 is turned on, and the gate end P is completely pulled to the level of V dd , so the N-channel MOST 2
4 is turned off, and this state is maintained until the next sound generation signal applied to the individual input terminal K1 reaches the Vdd level. That is, for a scale that is detected to be below the sound generation level by the level detector 40 even once, the output is completely prohibited until the next sound generation signal arrives, so that the above-mentioned problem does not occur.

第15図は異なつた観点からのエンベロープセ
ルの改良例を示す回路図であつて、第5図または
第14図に示したエンベロープセルに於ては前記
NチヤネルMOST21と前記PチヤネルMOST
24のスレツシヨルドがほぼ同一である事が要求
されるが、これは集積回路の製作条件によつては
必ずしも満足されない場合が有る。そこで両者の
スレツシヨルド電圧がばらついても良い様に改良
したものである。即ち、前記共通入力端J1とゲー
トが接続される前記NチヤネルMOST21のド
レインを直接ゲート端Pに接続せず、新規なPチ
ヤネルMOST201によつて構成されるダイオ
ードを介してゲート端Pに接続し、かつ前記Pチ
ヤネルMOST25のソースを直接共通端Mに接
続せず、新規なNチヤネルMOST202によつ
て構成されるダイオードを介して共通端Mに接続
する事により、前記ヒゲ信号によるゲート端Pの
電位が近づいて行くレベルと、前記Nチヤネル
MOSTがオフになるゲート端Pのレベルは、共
にNチヤネルMOSTのスレツシヨルド電圧とP
チヤネルMOSTのスレツシヨルド電圧の和に等
しくなり、製造上のバラツキの影響をなくす事が
出来る。
FIG. 15 is a circuit diagram showing an example of improvement of the envelope cell from a different point of view, and in the envelope cell shown in FIG. 5 or 14, the N channel MOST 21 and the P channel MOST
Although it is required that the thresholds of 24 are substantially the same, this may not always be satisfied depending on the manufacturing conditions of the integrated circuit. Therefore, an improvement was made to allow for variation in the threshold voltages between the two. That is, the drain of the N-channel MOST 21 whose gate is connected to the common input terminal J 1 is not directly connected to the gate end P, but is connected to the gate end P via a diode constituted by the new P-channel MOST 201. In addition, the source of the P channel MOST 25 is not directly connected to the common terminal M, but is connected to the common terminal M through a diode constituted by the new N channel MOST 202, so that the gate terminal P by the whisker signal is The level at which the potential of
The level of the gate terminal P at which the MOST turns off is both the threshold voltage of the N-channel MOST and the P level.
It is equal to the sum of the channel MOST threshold voltages, and can eliminate the influence of manufacturing variations.

以上述べた如く、本発明は分散和音が異なるエ
ンベロープとともに発音可能で有つて、かつ集積
回路内に内蔵可能な如く種々の新規な技術を取入
れたものであり、同様の機能を有する従来方式に
比べ、コスト的に大巾に有利であり、優良な製品
を安価に提供出来る事効果大である。
As described above, the present invention incorporates various new technologies such that dispersed chords can be generated with different envelopes and can be built into an integrated circuit, and is superior to conventional methods having similar functions. , it is extremely advantageous in terms of cost, and the ability to provide high-quality products at low prices is very effective.

なお、本発明の要旨は第1の巾広い音域と和音
の発音を可能にし、更に外付部品の数を出来るだ
け少なくする観点から外付バイポーラトランジス
タを排除してMOSトランジスタによる駆動とし、
第2にこれにより生ずる保護回路の強力化のため
新規な保護回路を実現し、第3に十分な発音レベ
ルを得るため昇圧回路を用い、第4に分散和音の
発音が可能であつて、かつ自然な減衰発音が可能
な新規な全内蔵型のエンベロープ発生回路を備え
た発音体駆動回路を作成した点である。このエン
ベロープ回路は前記MOST21と前記MOST2
4の導伝型を異なるものとし、かつ該MOST2
1をソース出力、該MOST24をドレイン出力
とし、更に該MOST21を周期に比して十分短
いヒゲ状の極細パルスで導通させるを点に大きな
特徴があり、これにより自然で滑らかな減衰特性
を得ると同時に、前記容量23をも集積回路内に
内蔵する事が可能となつたのである。
The gist of the present invention is to first enable a wide range of sounds and the sounding of chords;
Second, a new protection circuit was implemented to strengthen the resulting protection circuit, third, a booster circuit was used to obtain a sufficient sound level, and fourth, it was possible to produce dispersion chords, and The point is that we have created a sounding element drive circuit equipped with a new all-in-one envelope generation circuit that is capable of producing naturally attenuated sound. This envelope circuit includes the MOST21 and the MOST2.
4 have different conduction types, and the MOST2
1 is the source output, the MOST 24 is the drain output, and the main feature is that the MOST 21 is made conductive with a whisker-like ultra-fine pulse that is sufficiently short compared to the period.This allows a natural and smooth attenuation characteristic to be obtained. At the same time, it became possible to incorporate the capacitor 23 into the integrated circuit.

上記説明中、トランジスタの導伝型は限定的に
行つたが、全てのPチヤネルとNチヤネルを置き
換えても同様の効果が得られる事は明白である。
勿論この場合電圧関係が逆になることは当然であ
る。また前記容量23を接続する電源の極性を変
えれば、上記説明中「放電」と「充電」が入れ替
わるが、本発明の本質に影響するものではない。
また第5図に於ける抵抗26を削除する、トラン
ジスタ21のドレイン若しくはソースに電流制限
抵抗を挿入する、あるいは第15図に於いてトラ
ンジスタ21と201、若しくはトランジスタ2
02,25,24の挿入位置を入れ替える等の変
更は本発明に含まれる。
In the above description, the conductivity type of the transistor was limited, but it is clear that the same effect can be obtained even if all the P channels and N channels are replaced.
Of course, in this case, the voltage relationship is reversed. Furthermore, if the polarity of the power source to which the capacitor 23 is connected is changed, "discharging" and "charging" in the above description will be interchanged, but this does not affect the essence of the present invention.
Alternatively, the resistor 26 in FIG. 5 may be deleted, a current limiting resistor may be inserted into the drain or source of the transistor 21, or the transistors 21 and 201 or the transistor 2 may be replaced in FIG.
Changes such as replacing the insertion positions of 02, 25, and 24 are included in the present invention.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の発音駆動回路を示す回路図、第
2図は第1図の回路動作を説明する波形図、第3
図は従来の減衰発音法を示す回路図、第4図a及
び第4図bは従来の減衰発音と本発明の減衰発音
の相異を示す各波形図、第5図は本発明の一実施
例を示す回路図、第6図はエンベロープセルの動
作波形図、第7図はヒゲ信号発生回路を示す回路
図、第8図は第7図の回路の動作波形図、第9図
はレベル検出器の作用を説明する波形図、第10
図a及び第10図bは従来の保護回路を示す構造
図及び等価回路図、第11図a及び第11図bは
本発明の保護回路を示す構造図及び等価回路図、
第12図はレベルシフタの一例を示す回路図、第
13図は分散和音の発音状況を説明する波形図、
第14図は本発明のエンベロープ回路の他の実施
例を示す回路図、第15図は本発明のエンベロー
プ回路の更に他の実施例を示す回路図である。 20……エンベロープセル、30……昇圧回
路、40……レベル検出器、50……ドライバ、
51,53……MOSトランジスタ、60……保
護回路、70……発音体。
Fig. 1 is a circuit diagram showing a conventional sound generation drive circuit, Fig. 2 is a waveform diagram explaining the circuit operation of Fig. 1, and Fig. 3 is a waveform diagram explaining the circuit operation of Fig. 1.
The figure is a circuit diagram showing a conventional attenuated sound generation method, Figures 4a and 4b are waveform diagrams showing the differences between the conventional attenuated sound and the attenuated sound of the present invention, and Figure 5 is an implementation of the present invention. A circuit diagram showing an example, Fig. 6 is an operating waveform diagram of an envelope cell, Fig. 7 is a circuit diagram showing a whisker signal generation circuit, Fig. 8 is an operating waveform diagram of the circuit in Fig. 7, and Fig. 9 is a level detection diagram. Waveform diagram explaining the action of the device, No. 10
Figures a and 10b are a structural diagram and an equivalent circuit diagram showing a conventional protection circuit, Figures 11a and 11b are a structural diagram and an equivalent circuit diagram showing a protection circuit of the present invention,
Fig. 12 is a circuit diagram showing an example of a level shifter, Fig. 13 is a waveform diagram illustrating the pronunciation situation of dispersed chords,
FIG. 14 is a circuit diagram showing another embodiment of the envelope circuit of the present invention, and FIG. 15 is a circuit diagram showing still another embodiment of the envelope circuit of the present invention. 20... Envelope cell, 30... Boost circuit, 40... Level detector, 50... Driver,
51, 53...MOS transistor, 60...protection circuit, 70...sounding body.

Claims (1)

【特許請求の範囲】[Claims] 1 容量の充放電特性をトランジスタの間欠動作
により制御するエンベロープ回路を有する発音体
駆動回路に於いて、該エンベロープ回路は、一端
が電源に接続された容量23を一時に充(放)電
するための第1のMOSトランジスタ22と、前
記容量23を、ゲート端に印可される極細のパル
ス信号の時間だけ放(充)電するための第2の
MOSトランジスタ21と、ゲート端が前記容量
23の他の一端に接続し、ソース端を電源側に接
続し、ドレイン端を出力端となす第3のMOSト
ランジスタ24を有し、少なくとも前記第2の
MOSトランジスタ21と前記第3のMOSトラン
ジスタ24は異なる導伝型とし、前記第2の
MOSトランジスタ21のドレイン端は前記第3
のMOSトランジスタ24のソースが接続される
電源側に接続し、ソース端を前記トランジスタ2
4のゲート側に接続してなる事を特徴とする発音
体駆動回路。
1. In a sounding element drive circuit having an envelope circuit that controls the charging/discharging characteristics of a capacitor by intermittent operation of a transistor, the envelope circuit is used to simultaneously charge (discharge) the capacitor 23 whose one end is connected to the power supply. and a second MOS transistor 22 for discharging (charging) the capacitor 23 for the time period of the extremely thin pulse signal applied to the gate end.
It has a MOS transistor 21 and a third MOS transistor 24 whose gate end is connected to the other end of the capacitor 23, whose source end is connected to the power supply side, and whose drain end is an output end.
The MOS transistor 21 and the third MOS transistor 24 are of different conductivity types, and the second MOS transistor 24 is of different conductivity type.
The drain end of the MOS transistor 21 is connected to the third
The source of the MOS transistor 24 is connected to the power supply side, and the source end is connected to the source of the transistor 24.
A sounding element drive circuit characterized in that it is connected to the gate side of No. 4.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5419784A (en) * 1977-07-14 1979-02-14 Matsushita Electric Works Ltd Electronic time siganl circuit
JPS5583872A (en) * 1978-12-21 1980-06-24 Citizen Watch Co Ltd Information sound generation circuit

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