JPH0468795B2 - - Google Patents
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- JPH0468795B2 JPH0468795B2 JP57218591A JP21859182A JPH0468795B2 JP H0468795 B2 JPH0468795 B2 JP H0468795B2 JP 57218591 A JP57218591 A JP 57218591A JP 21859182 A JP21859182 A JP 21859182A JP H0468795 B2 JPH0468795 B2 JP H0468795B2
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
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Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体光検出装置およびその製造方法
に関する。さらに詳しくは、本発明は単一もしく
はアレイ状に配列された複数の静電誘導トランジ
スタ（以下「SIT」と略称する）からなる半導体
光検出装置およびその製造方法に関する。
に関する。さらに詳しくは、本発明は単一もしく
はアレイ状に配列された複数の静電誘導トランジ
スタ（以下「SIT」と略称する）からなる半導体
光検出装置およびその製造方法に関する。
従来技術と問題点
最近、光検出とスイツチング機能を併有する単
一のSITでピクセルを構成した半導体撮像装置が
本発明者によつて発明され、特開昭58−105672号
公報（昭和56年12月17日出願）、特許第1556905号
（昭和57年９月９日出願）等に開示されている。
この半導体撮像装置を構成するSITは、第１図に
示すように、n+型Si基板１上のn-型エピタキシ
ヤル層２に形成されたn+型ドレイン領域３、P+
型制御ゲート領域４およびP+型遮蔽ゲート領域
５を備えている。P+型遮蔽ゲート領域５はn+型
ドレイン領域３およびP+型制御ゲート領域４を
囲うように形成されており、空乏層により隣接す
るSITピクセルを分離するという機能を有してい
る。n+型基板１は全ピクセルに共通のソース領
域を形成している。n+ドレイン領域３にはドレ
イン電極８が接続され、ソース領域１にはソース
電極１０が接続され、さらに制御ゲート領域４に
はゲート絶縁層７によつて形成されるゲートコン
デンサを介して制御ゲート電極９が接続されてい
る。
一のSITでピクセルを構成した半導体撮像装置が
本発明者によつて発明され、特開昭58−105672号
公報（昭和56年12月17日出願）、特許第1556905号
（昭和57年９月９日出願）等に開示されている。
この半導体撮像装置を構成するSITは、第１図に
示すように、n+型Si基板１上のn-型エピタキシ
ヤル層２に形成されたn+型ドレイン領域３、P+
型制御ゲート領域４およびP+型遮蔽ゲート領域
５を備えている。P+型遮蔽ゲート領域５はn+型
ドレイン領域３およびP+型制御ゲート領域４を
囲うように形成されており、空乏層により隣接す
るSITピクセルを分離するという機能を有してい
る。n+型基板１は全ピクセルに共通のソース領
域を形成している。n+ドレイン領域３にはドレ
イン電極８が接続され、ソース領域１にはソース
電極１０が接続され、さらに制御ゲート領域４に
はゲート絶縁層７によつて形成されるゲートコン
デンサを介して制御ゲート電極９が接続されてい
る。
上記SITピクセルは、第２図に示すように、等
価的に電極８，９および１０の内部に縦型SIT２
０とゲートコンデンサ２１が形成された構造とな
つている。ソース電極１０は接地され、制御ゲー
ト電極９は読み出しパルスφGを受け、ドレイン
電極８はビデオライン選択パルスφSによつて導通
するスイツチ２２を介してバイアス回路２３と読
み出し端子２４に接続される。
価的に電極８，９および１０の内部に縦型SIT２
０とゲートコンデンサ２１が形成された構造とな
つている。ソース電極１０は接地され、制御ゲー
ト電極９は読み出しパルスφGを受け、ドレイン
電極８はビデオライン選択パルスφSによつて導通
するスイツチ２２を介してバイアス回路２３と読
み出し端子２４に接続される。
バイアス供給状態でSITピクセルに光が照射さ
れると、制御ゲート領域４の近傍で電子・正孔の
対生成が行なわれ、一方の電子はソース電極１０
に流入し消滅するが、他方の正孔はゲートコンデ
ンサ２１を介して直流的にフローテイング状態と
された制御ゲート領域４内に蓄積される。この蓄
積状態においてもSITは遮断されているが、正の
ゲートパルスφGがゲートコンデンサ２１を介し
て印加されると、真のゲートの障壁電位が低めら
れてSIT２０に電流が流れるが、この場合の電流
値は制御ゲート領域４内に蓄積された正孔の量、
すなわちこのSITピクセルの受光量に依存する。
この電流値が端子２４からビデオ信号として読み
出される。先に述べたように、上述のSIT構造に
おいてP+遮蔽ゲート領域５は隣接するSITピクセ
ル相互間を静電的に分離する機能を果たす。な
お、n+領域３をソース領域とし、n+領域１をド
レイン領域としてもよいことは勿論である。
れると、制御ゲート領域４の近傍で電子・正孔の
対生成が行なわれ、一方の電子はソース電極１０
に流入し消滅するが、他方の正孔はゲートコンデ
ンサ２１を介して直流的にフローテイング状態と
された制御ゲート領域４内に蓄積される。この蓄
積状態においてもSITは遮断されているが、正の
ゲートパルスφGがゲートコンデンサ２１を介し
て印加されると、真のゲートの障壁電位が低めら
れてSIT２０に電流が流れるが、この場合の電流
値は制御ゲート領域４内に蓄積された正孔の量、
すなわちこのSITピクセルの受光量に依存する。
この電流値が端子２４からビデオ信号として読み
出される。先に述べたように、上述のSIT構造に
おいてP+遮蔽ゲート領域５は隣接するSITピクセ
ル相互間を静電的に分離する機能を果たす。な
お、n+領域３をソース領域とし、n+領域１をド
レイン領域としてもよいことは勿論である。
以上説明した構造のSITが遮蔽ゲート領域を共
通として多数アレイ状に配列された撮像装置は、
単一のSITによつて光検出と読み出しのためのス
イツチングを行なう構成であるから、光検出用の
ダイオードとスイツチ用のMOSトランジスタを
備えた従来の撮像装置に比べて製造プロセスが簡
易になり、また集積度を大幅に高めることができ
るという利点を有している。この多数のSITが遮
蔽ゲート領域を共通としてアレイ状に配列された
撮像装置は光検出感度が極めて高く、このため
MOS特有のスイツチ雑音が伴なわないという利
点も有している。なお、上記特開昭58−105672号
公報および特許第1556905号に開示されている撮
像装置は上記SITが遮蔽ゲート領域を共通として
マトリツクス状に配列されたものであるが、複数
のSITが遮蔽ゲートを共通として一次元的（ライ
ン状）に配列されて撮像装置が構成されてもよい
ことは言うまでもない。勿論、単一のSITは光電
変換装置として利用することができる。従つて、
本明細書でいう「光検出装置」とは、複数のSIT
が遮蔽ゲート領域を共通としてマトリツクス状あ
るいはライン状に配列されて構成された撮像装置
と、単一のSITによつて構成された光電変換装置
の両方を含めて意味するものである。
通として多数アレイ状に配列された撮像装置は、
単一のSITによつて光検出と読み出しのためのス
イツチングを行なう構成であるから、光検出用の
ダイオードとスイツチ用のMOSトランジスタを
備えた従来の撮像装置に比べて製造プロセスが簡
易になり、また集積度を大幅に高めることができ
るという利点を有している。この多数のSITが遮
蔽ゲート領域を共通としてアレイ状に配列された
撮像装置は光検出感度が極めて高く、このため
MOS特有のスイツチ雑音が伴なわないという利
点も有している。なお、上記特開昭58−105672号
公報および特許第1556905号に開示されている撮
像装置は上記SITが遮蔽ゲート領域を共通として
マトリツクス状に配列されたものであるが、複数
のSITが遮蔽ゲートを共通として一次元的（ライ
ン状）に配列されて撮像装置が構成されてもよい
ことは言うまでもない。勿論、単一のSITは光電
変換装置として利用することができる。従つて、
本明細書でいう「光検出装置」とは、複数のSIT
が遮蔽ゲート領域を共通としてマトリツクス状あ
るいはライン状に配列されて構成された撮像装置
と、単一のSITによつて構成された光電変換装置
の両方を含めて意味するものである。
光検出とスイツチング機能を併有する上記SIT
からなる光検出装置は、従来のMOS型光検出装
置にとつて代わるものとして大きな期待が寄せら
れている。
からなる光検出装置は、従来のMOS型光検出装
置にとつて代わるものとして大きな期待が寄せら
れている。
先に述べたように、上記多数のSITがアレイ状
に配列された撮像装置において各SITピクセルは
P+型遮蔽ゲート領域５によつて分離されている
が、この分離が不充分である場合にはSITのチヤ
ンネル領域に生じたフオトキヤリアーの一部が隣
接するSITピクセルに流れ込んでしまう。すなわ
ち、隣接する各SITピクセルは互に干渉し合い、
その結果画像の鮮明度が低下する等の幣害が生じ
る。また、P+型遮蔽ゲート領域５による各SITピ
クセルの分離が不充分である場合には、P+型制
御ゲート領域４が強い光を受けその領域に過剰の
フオトキヤリアーが生じた時にブルーミング現象
が生じ易い。SITピクセル間の充分な分離はP+型
遮蔽ゲート領域５の幅を充分広くとることによつ
て達成することができるが、この場合集積度が低
下する等の問題が生じる。
に配列された撮像装置において各SITピクセルは
P+型遮蔽ゲート領域５によつて分離されている
が、この分離が不充分である場合にはSITのチヤ
ンネル領域に生じたフオトキヤリアーの一部が隣
接するSITピクセルに流れ込んでしまう。すなわ
ち、隣接する各SITピクセルは互に干渉し合い、
その結果画像の鮮明度が低下する等の幣害が生じ
る。また、P+型遮蔽ゲート領域５による各SITピ
クセルの分離が不充分である場合には、P+型制
御ゲート領域４が強い光を受けその領域に過剰の
フオトキヤリアーが生じた時にブルーミング現象
が生じ易い。SITピクセル間の充分な分離はP+型
遮蔽ゲート領域５の幅を充分広くとることによつ
て達成することができるが、この場合集積度が低
下する等の問題が生じる。
また、上記特許第1556905号に開示されている
ように、n+型ドレイン領域３をP+型遮蔽ゲート
領域５側に寄せることによつてSITの光感度を高
めることができる。P+型遮蔽ゲート領域５とn+
型ドレイン領域３とは電気的に弧立状態にあるの
が望ましいが、上述のようにn+型ドレイン領域
３をP+型遮蔽ゲート領域５に近接させてSITの光
感度を高めようとする場合には両領域のアイソレ
ーシヨンの程度が低下し、両領域間に比較的大き
な接合容量が生じる。また、n+型ドレイン領域
３を相当程度P+型遮蔽ゲート領域５に接近させ
ようとすると製造プロセスにおけるミスアライン
メント等によつて両領域が実際にあるいは実質的
に短絡してしまう恐れがある。
ように、n+型ドレイン領域３をP+型遮蔽ゲート
領域５側に寄せることによつてSITの光感度を高
めることができる。P+型遮蔽ゲート領域５とn+
型ドレイン領域３とは電気的に弧立状態にあるの
が望ましいが、上述のようにn+型ドレイン領域
３をP+型遮蔽ゲート領域５に近接させてSITの光
感度を高めようとする場合には両領域のアイソレ
ーシヨンの程度が低下し、両領域間に比較的大き
な接合容量が生じる。また、n+型ドレイン領域
３を相当程度P+型遮蔽ゲート領域５に接近させ
ようとすると製造プロセスにおけるミスアライン
メント等によつて両領域が実際にあるいは実質的
に短絡してしまう恐れがある。
先に説明した第１図に示されるようなSIT構造
を有する光検出装置は、P+型遮蔽ゲート領域５
による各SITピクセルの分離の点で不充分であ
り、また特に光感度を高めるためにn+型ドレイ
ン領域３をP+型遮蔽ゲート領域５側に寄せた場
合に両領域のアイソレーシヨンの程度が低いもの
であり、これら欠点の改良が望まれている。
を有する光検出装置は、P+型遮蔽ゲート領域５
による各SITピクセルの分離の点で不充分であ
り、また特に光感度を高めるためにn+型ドレイ
ン領域３をP+型遮蔽ゲート領域５側に寄せた場
合に両領域のアイソレーシヨンの程度が低いもの
であり、これら欠点の改良が望まれている。
発明の目的
本発明は上述のような状況に鑑みてなされたも
のであり、その目的は遮蔽ゲート領域が充分なピ
クセル分離機能を有しており、従つて各SITピク
セル間の相互干渉やブルーミング現象の生じにく
い構造の半導体（SIT）光検出装置を提供するこ
とにある。
のであり、その目的は遮蔽ゲート領域が充分なピ
クセル分離機能を有しており、従つて各SITピク
セル間の相互干渉やブルーミング現象の生じにく
い構造の半導体（SIT）光検出装置を提供するこ
とにある。
本発明の別の目的は、遮蔽ゲート領域とドレイ
ン（ソース）領域のアイソレーシヨンの程度が高
く、従つて両領域間の接合容量が小さく、また製
造の際のミスアラインメント等によつて両領域間
の短絡が生じにくい構造の半導体（SIT）光検出
装置を提供することにある。
ン（ソース）領域のアイソレーシヨンの程度が高
く、従つて両領域間の接合容量が小さく、また製
造の際のミスアラインメント等によつて両領域間
の短絡が生じにくい構造の半導体（SIT）光検出
装置を提供することにある。
本発明のさらに別の目的は、上記のような好ま
しい構造を有する半導体（SIT）光検出装置を製
造するのに適した製造方法を提供することにあ
る。
しい構造を有する半導体（SIT）光検出装置を製
造するのに適した製造方法を提供することにあ
る。
発明の構成
上記目的を達成する本発明の半導体（SIT）光
検出装置は、遮蔽ゲート領域がドレインまたはソ
ース領域に比べてシリコンウエーハの深い位置に
形成されているという特徴を有するものである。
すなわち、本発明の半導体光検出装置は、シリコ
ンウエーハの第１の主面に形成された制御ゲート
領域、該制御ゲート領域の上部に形成されたゲー
ト絶縁膜、該ゲート絶縁膜の上部に形成された制
御ゲート電極、前記制御ゲート領域を囲むように
前記第１の主面に形成された遮蔽ゲート領域、前
記制御ゲート領域と前記遮蔽ゲート領域の間の前
記第１の主面に形成された少なくとも１つの第１
の主電極領域、およびこの第１の主電極領域に対
向して前記シリコンウエーハの第２の主面に形成
された第２の主電極領域を備えた縦型静電誘導ト
ランジスタを１ピクセルとし、該ピクセルの複数
個を一次元に配列し、それぞれの該ピクセルの前
記第１の主電極領域を共通のビデオラインに接続
し、前記第２の主電極領域を共通領域とし、前記
制御ゲート電極にそれぞれ独立したゲート読み出
しラインを接続し、前記遮蔽ゲート領域を共通領
域とし、前記遮蔽ゲート領域が前記第１の主電極
領域に比べて前記シリコンウエーハ内の深い位置
に形成されていることを特徴とする半導体光検出
装置としての構成を有するものである。
検出装置は、遮蔽ゲート領域がドレインまたはソ
ース領域に比べてシリコンウエーハの深い位置に
形成されているという特徴を有するものである。
すなわち、本発明の半導体光検出装置は、シリコ
ンウエーハの第１の主面に形成された制御ゲート
領域、該制御ゲート領域の上部に形成されたゲー
ト絶縁膜、該ゲート絶縁膜の上部に形成された制
御ゲート電極、前記制御ゲート領域を囲むように
前記第１の主面に形成された遮蔽ゲート領域、前
記制御ゲート領域と前記遮蔽ゲート領域の間の前
記第１の主面に形成された少なくとも１つの第１
の主電極領域、およびこの第１の主電極領域に対
向して前記シリコンウエーハの第２の主面に形成
された第２の主電極領域を備えた縦型静電誘導ト
ランジスタを１ピクセルとし、該ピクセルの複数
個を一次元に配列し、それぞれの該ピクセルの前
記第１の主電極領域を共通のビデオラインに接続
し、前記第２の主電極領域を共通領域とし、前記
制御ゲート電極にそれぞれ独立したゲート読み出
しラインを接続し、前記遮蔽ゲート領域を共通領
域とし、前記遮蔽ゲート領域が前記第１の主電極
領域に比べて前記シリコンウエーハ内の深い位置
に形成されていることを特徴とする半導体光検出
装置としての構成を有するものである。
或いはまた、シリコンウエーハの第１の主面に
形成された制御ゲート領域、該制御ゲート領域の
上部に形成されたゲート絶縁膜、該ゲート絶縁膜
の上部に形成された制御ゲート電極、前記制御ゲ
ート領域を囲むように前記第１の主面に形成され
た遮蔽ゲート領域、前記制御ゲート領域と前記遮
蔽ゲート領域の間の前記第１の主面に形成された
少なくとも１つの第１の主電極領域、およびこの
第１の主電極領域に対向して上記シリコンウエー
ハの第２の主面に形成された第２の主電極領域を
備えた縦型静電誘導トランジスタを１ピクセルと
し、該ピクセルの複数個を二次元に配列し、それ
ぞれの該ピクセルの前記第１の主電極領域を水平
信号読み出しラインに接続し、前記第２の主電極
領域を共通領域とし、前記制御ゲート電極を垂直
アドレスゲートラインに接続し前記遮蔽ゲート領
域を共通領域とし、前記遮蔽ゲート領域が前記第
１の主電極領域に比べて上記シリコンウエーハ内
の深い位置に形成されていることを特徴とする半
導体光検出装置としての構成を有するものであ
る。
形成された制御ゲート領域、該制御ゲート領域の
上部に形成されたゲート絶縁膜、該ゲート絶縁膜
の上部に形成された制御ゲート電極、前記制御ゲ
ート領域を囲むように前記第１の主面に形成され
た遮蔽ゲート領域、前記制御ゲート領域と前記遮
蔽ゲート領域の間の前記第１の主面に形成された
少なくとも１つの第１の主電極領域、およびこの
第１の主電極領域に対向して上記シリコンウエー
ハの第２の主面に形成された第２の主電極領域を
備えた縦型静電誘導トランジスタを１ピクセルと
し、該ピクセルの複数個を二次元に配列し、それ
ぞれの該ピクセルの前記第１の主電極領域を水平
信号読み出しラインに接続し、前記第２の主電極
領域を共通領域とし、前記制御ゲート電極を垂直
アドレスゲートラインに接続し前記遮蔽ゲート領
域を共通領域とし、前記遮蔽ゲート領域が前記第
１の主電極領域に比べて上記シリコンウエーハ内
の深い位置に形成されていることを特徴とする半
導体光検出装置としての構成を有するものであ
る。
また、上記目的を達成する本発明の第１の半導
体（SIT）光検出装置の製造方法は、遮蔽ゲート
領域を一旦その上面がシリコンウエーハの表面と
同一レベルとなるように形成し、しかる後該遮蔽
ゲート領域の上部を選択酸化して酸化膜を形成
し、これによつて残存する遮蔽ゲート領域の位置
が、その上面がシリコンウエーハの表面と同一レ
ベルとなるように形成されたドレインまたはソー
ス領域に比べてシリコンウエーハ内の深い場所に
あるようにするという特徴を有するものである。
体（SIT）光検出装置の製造方法は、遮蔽ゲート
領域を一旦その上面がシリコンウエーハの表面と
同一レベルとなるように形成し、しかる後該遮蔽
ゲート領域の上部を選択酸化して酸化膜を形成
し、これによつて残存する遮蔽ゲート領域の位置
が、その上面がシリコンウエーハの表面と同一レ
ベルとなるように形成されたドレインまたはソー
ス領域に比べてシリコンウエーハ内の深い場所に
あるようにするという特徴を有するものである。
同様に上記目的を達成する本発明の第２の半導
体（SIT）光検出装置の製造方法は、エツチング
によりシリコンウエーハに切り込みを形成し、こ
の切り込みの先端部分に遮蔽ゲート領域を形成し
た後該遮蔽ゲート領域の上部を酸化して酸化膜を
形成し、これによつて残存する遮蔽ゲート領域の
位置が、その上面がシリコンウエーハの表面と同
一レベルとなるように形成されたドレインまたは
ソース領域に比べてシリコンウエーハ内の深い場
所にあるようにするという特徴を有するものであ
る。
体（SIT）光検出装置の製造方法は、エツチング
によりシリコンウエーハに切り込みを形成し、こ
の切り込みの先端部分に遮蔽ゲート領域を形成し
た後該遮蔽ゲート領域の上部を酸化して酸化膜を
形成し、これによつて残存する遮蔽ゲート領域の
位置が、その上面がシリコンウエーハの表面と同
一レベルとなるように形成されたドレインまたは
ソース領域に比べてシリコンウエーハ内の深い場
所にあるようにするという特徴を有するものであ
る。
すなわち、本発明の第１の光検出装置の製造方
法は、シリコンウエーハの第１の主面に形成され
た制御ゲート領域、この制御ゲート領域を囲むよ
うに上記第１の主面に形成された遮蔽ゲート領
域、上記制御ゲート領域と上記遮蔽ゲート領域の
間の上記第１の主面に形成された少なくとも１つ
の第１の主電極領域、およびこの第１の主電極領
域に対向して上記シリコンウエーハの第２の主面
に形成された第２の主電極領域を備えた縦型SIT
からなる半導体光検出装置の製造方法において、
上記第１の主面に上記第１の主電極領域をその上
面が第１の主面の表面と同一レベルとなるように
形成し、一方上記第１の主面に上記遮蔽ゲート領
域をその上面が第１の主面の表面と同一レベルと
なるように形成した後該遮蔽ゲート領域の上部を
選択酸化して酸化膜を形成し、これによつて残存
する遮蔽ゲート領域が上記第１の主電極領域に比
べてシリコンウエーハ内の深い場所に位置するよ
うにすることを特徴とする。
法は、シリコンウエーハの第１の主面に形成され
た制御ゲート領域、この制御ゲート領域を囲むよ
うに上記第１の主面に形成された遮蔽ゲート領
域、上記制御ゲート領域と上記遮蔽ゲート領域の
間の上記第１の主面に形成された少なくとも１つ
の第１の主電極領域、およびこの第１の主電極領
域に対向して上記シリコンウエーハの第２の主面
に形成された第２の主電極領域を備えた縦型SIT
からなる半導体光検出装置の製造方法において、
上記第１の主面に上記第１の主電極領域をその上
面が第１の主面の表面と同一レベルとなるように
形成し、一方上記第１の主面に上記遮蔽ゲート領
域をその上面が第１の主面の表面と同一レベルと
なるように形成した後該遮蔽ゲート領域の上部を
選択酸化して酸化膜を形成し、これによつて残存
する遮蔽ゲート領域が上記第１の主電極領域に比
べてシリコンウエーハ内の深い場所に位置するよ
うにすることを特徴とする。
或いはまた、単一のシリコンウエーハに複数の
上記静電誘導トランジスタをアレイ状に配列させ
て形成することを特徴とする半導体光検出装置の
製造方法としての構成を有する。
上記静電誘導トランジスタをアレイ状に配列させ
て形成することを特徴とする半導体光検出装置の
製造方法としての構成を有する。
或いはまた、上記複数の静電誘導トランジスタ
を二次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
する。
を二次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
する。
或いはまた、上記複数の静電誘導トランジスタ
を一次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
する。
を一次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
する。
或いはまた、単一の上記静電誘導トランジスタ
を形成することを特徴とする半導体光検出装置の
製造方法としての構成を有する。
を形成することを特徴とする半導体光検出装置の
製造方法としての構成を有する。
また、本発明の第２の半導体光検出装置の製造
方法は、上記縦型SITからなる半導体光検出装置
の製造方法において、上記第１の主面に上記第１
の主電極領域をその上面が第１の主面の表面と同
一レベルとなるように形成し、一方上記第１の主
面にエツチングにより切り込みを形成し、この切
り込みの先端部分に上記遮蔽ゲート領域を形成し
た後該遮蔽ゲート領域の上部を酸化して酸化膜を
形成し、これによつて残存する遮蔽ゲート領域が
上記第１の主電極領域に比べてシリコンウエーハ
内の深い場所に位置するようにすることを特徴と
する。
方法は、上記縦型SITからなる半導体光検出装置
の製造方法において、上記第１の主面に上記第１
の主電極領域をその上面が第１の主面の表面と同
一レベルとなるように形成し、一方上記第１の主
面にエツチングにより切り込みを形成し、この切
り込みの先端部分に上記遮蔽ゲート領域を形成し
た後該遮蔽ゲート領域の上部を酸化して酸化膜を
形成し、これによつて残存する遮蔽ゲート領域が
上記第１の主電極領域に比べてシリコンウエーハ
内の深い場所に位置するようにすることを特徴と
する。
或いはまた、単一のシリコンウエーハに複数の
上記静電誘導トランジスタをアレイ状に配列させ
て形成することを特徴とする半導体光検出装置の
製造方法としての構成を有する。
上記静電誘導トランジスタをアレイ状に配列させ
て形成することを特徴とする半導体光検出装置の
製造方法としての構成を有する。
或いはまた、上記複数の静電誘導トランジスタ
を二次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
する。
を二次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
する。
或いはまた、上記複数の静電誘導トランジスタ
を一次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
する。
を一次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
する。
或いはまた、単一の上記静電誘導トランジスタ
を形成することを特徴とする半導体光検出装置の
製造方法としての構成を有する。
を形成することを特徴とする半導体光検出装置の
製造方法としての構成を有する。
発明の実施例
第３図は本発明のSIT光検出装置の一実施例を
構成するSITの概略断面図である。また、第５図
は本発明のSIT光検出装置の別の実施例を構成す
るSITの概略断面図である。第３図および第５図
いずれにおいても、第１図と同一の参照符号を付
した要素は第１図に関しすでに説明したものと同
一の構成要素である。
構成するSITの概略断面図である。また、第５図
は本発明のSIT光検出装置の別の実施例を構成す
るSITの概略断面図である。第３図および第５図
いずれにおいても、第１図と同一の参照符号を付
した要素は第１図に関しすでに説明したものと同
一の構成要素である。
第３図のSITおよび第５図のSITいずれにおい
ても、低抵抗のn+型Si基板１上に高抵抗のn-型
エピタキシヤル層２が形成されており、このn-
型エピタキシヤル層２の表面部分にP+型制御ゲ
ート領域４がその上面の位置がn-型エピタキシ
ヤル層２の表面よりも低いレベルとなるように
（第３図）、あるいはn-型エピタキシヤル層２の
表面と同一レベルとなるように（第５図）形成さ
れている。また、n-型エピタキシヤル層２の表
面部分にはP+型遮蔽ゲート領域５が上記P+型制
御ゲート領域４を囲むように形成されている。第
３図からSITおよび第５図のSITいずれにおいて
も、このP+型遮蔽ゲート領域５はその上面の位
置がn-型エピタキシヤル層２の表面よりも低い
レベルとなるように形成されており（第３図の
SITにおいては、P+型制御ゲート領域４の上面と
同一レベルとなるように形成されている）、また
その上部には酸化膜６′が形成されている。なお、
P+型制御ゲート領域４とP+型遮蔽ゲート領域５
の不純物密度は必ずしも同じである必要はない。
例えばP+型遮蔽ゲート領域５の不純物密度をP+
型制御ゲート領域４の不純物密度よりも高くする
ことによつてSITの光感度を高めることができ
る。
ても、低抵抗のn+型Si基板１上に高抵抗のn-型
エピタキシヤル層２が形成されており、このn-
型エピタキシヤル層２の表面部分にP+型制御ゲ
ート領域４がその上面の位置がn-型エピタキシ
ヤル層２の表面よりも低いレベルとなるように
（第３図）、あるいはn-型エピタキシヤル層２の
表面と同一レベルとなるように（第５図）形成さ
れている。また、n-型エピタキシヤル層２の表
面部分にはP+型遮蔽ゲート領域５が上記P+型制
御ゲート領域４を囲むように形成されている。第
３図からSITおよび第５図のSITいずれにおいて
も、このP+型遮蔽ゲート領域５はその上面の位
置がn-型エピタキシヤル層２の表面よりも低い
レベルとなるように形成されており（第３図の
SITにおいては、P+型制御ゲート領域４の上面と
同一レベルとなるように形成されている）、また
その上部には酸化膜６′が形成されている。なお、
P+型制御ゲート領域４とP+型遮蔽ゲート領域５
の不純物密度は必ずしも同じである必要はない。
例えばP+型遮蔽ゲート領域５の不純物密度をP+
型制御ゲート領域４の不純物密度よりも高くする
ことによつてSITの光感度を高めることができ
る。
さらに、n-型エピタキシヤル層２の表面部分
のP+型制御ゲート領域４とP+型遮蔽ゲート領域
５の間にはn+型ドレイン領域３が形成されてい
る。このn+型ドレイン領域３はその上面の位置
がn-型エピタキシヤル層２の表面と同一レベル
となるように形成されている。すなわち、この
n+型ドレイン領域３に比べてP+型遮蔽ゲート領
域５はn-型エピタキシヤル層２内の深い場所に
形成されており、このような構造が本発明のSIT
光検出装置の特徴である。なお、第３図および第
５図に示される実施例においては、n+型ドレイ
ン領域３はP+型制御ゲート領域４に関して左右
対称な２つの位置に、P+型制御ゲート領域まで
の距離とP+型遮蔽ゲート領域５までの距離が等
しくなるように（すなわち両領域の中点に）形成
されているが、とにかくn+ドレイン領域３はP+
型制御ゲート領域４とそれを囲むP+型遮蔽ゲー
ト領域５との間のn-型エピタキシヤル層２中の
P+型遮蔽ゲート領域４形成位置よりも浅い位置
に少なくとも１つ形成されていればよく、また
P+型制御ゲート領域４およびP+型遮蔽ゲート領
域５との横方向（n-型エピタキシヤル層２の深
さ方向に対して垂直な方向）についての位置関係
も任意である。
のP+型制御ゲート領域４とP+型遮蔽ゲート領域
５の間にはn+型ドレイン領域３が形成されてい
る。このn+型ドレイン領域３はその上面の位置
がn-型エピタキシヤル層２の表面と同一レベル
となるように形成されている。すなわち、この
n+型ドレイン領域３に比べてP+型遮蔽ゲート領
域５はn-型エピタキシヤル層２内の深い場所に
形成されており、このような構造が本発明のSIT
光検出装置の特徴である。なお、第３図および第
５図に示される実施例においては、n+型ドレイ
ン領域３はP+型制御ゲート領域４に関して左右
対称な２つの位置に、P+型制御ゲート領域まで
の距離とP+型遮蔽ゲート領域５までの距離が等
しくなるように（すなわち両領域の中点に）形成
されているが、とにかくn+ドレイン領域３はP+
型制御ゲート領域４とそれを囲むP+型遮蔽ゲー
ト領域５との間のn-型エピタキシヤル層２中の
P+型遮蔽ゲート領域４形成位置よりも浅い位置
に少なくとも１つ形成されていればよく、また
P+型制御ゲート領域４およびP+型遮蔽ゲート領
域５との横方向（n-型エピタキシヤル層２の深
さ方向に対して垂直な方向）についての位置関係
も任意である。
n+型ドレイン領域３の上部にはＰ等がドープ
された多結晶Si（DOPOS）等の第１の導電性材
料からなるドレイン電極８が形成されており、こ
のドレイン電極８に対向してn+型Si基板１（n+
型ソース領域）の表面全面にAl等の金属からな
るソース電極１０が形成されている。P+型制御
ゲート領域４の上部にはSi3N4等の第２の絶縁性
材料の膜１２からなるゲートコンデンサ７を介し
てSnO2等の第２の導電性材料からなる透明な制
御ゲート電極９が形成されている。フイールド部
およびP+型遮蔽ゲート領域５は酸化膜６で被覆
されており、さらにこの酸化膜６およびn+型ド
レイン領域３上のドレイン電極８は燐珪酸ガラス
等の第１の絶縁性材料の層１１で被覆されてい
る。なお、１３はP+型遮蔽ゲート領域５の一部
に接続されたAl等の金属材料からなる遮蔽ゲー
ト電極である。この遮蔽ゲート電極１３はP+型
遮蔽ゲート領域５上の第２の絶縁性材料の膜１
２、第１の絶縁性材料の層１１および酸化膜を除
去して開設されたコンタクトホールに電子ビーム
法、スパツタ法等によりAl等の金属材料を充填
することによつて形成されるが、必ずしも１つの
SITにつき１つ設ける必要なく、その数および設
置場所は光検出装置全体を構成するSITの数、P+
型遮蔽ゲート領域５の抵抗値等を考慮して適宜決
められる。１４はP+型遮蔽ゲート領域部分を被
覆し遮光するAl等の金属材料からなる遮光膜で
あり、P+型遮蔽ゲート領域近傍における不要な
電子・正孔の対生成を抑制するものである。な
お、この遮光膜１４は遮蔽ゲート電極１３と同時
に形成され、従つてそれと一体となつている。
された多結晶Si（DOPOS）等の第１の導電性材
料からなるドレイン電極８が形成されており、こ
のドレイン電極８に対向してn+型Si基板１（n+
型ソース領域）の表面全面にAl等の金属からな
るソース電極１０が形成されている。P+型制御
ゲート領域４の上部にはSi3N4等の第２の絶縁性
材料の膜１２からなるゲートコンデンサ７を介し
てSnO2等の第２の導電性材料からなる透明な制
御ゲート電極９が形成されている。フイールド部
およびP+型遮蔽ゲート領域５は酸化膜６で被覆
されており、さらにこの酸化膜６およびn+型ド
レイン領域３上のドレイン電極８は燐珪酸ガラス
等の第１の絶縁性材料の層１１で被覆されてい
る。なお、１３はP+型遮蔽ゲート領域５の一部
に接続されたAl等の金属材料からなる遮蔽ゲー
ト電極である。この遮蔽ゲート電極１３はP+型
遮蔽ゲート領域５上の第２の絶縁性材料の膜１
２、第１の絶縁性材料の層１１および酸化膜を除
去して開設されたコンタクトホールに電子ビーム
法、スパツタ法等によりAl等の金属材料を充填
することによつて形成されるが、必ずしも１つの
SITにつき１つ設ける必要なく、その数および設
置場所は光検出装置全体を構成するSITの数、P+
型遮蔽ゲート領域５の抵抗値等を考慮して適宜決
められる。１４はP+型遮蔽ゲート領域部分を被
覆し遮光するAl等の金属材料からなる遮光膜で
あり、P+型遮蔽ゲート領域近傍における不要な
電子・正孔の対生成を抑制するものである。な
お、この遮光膜１４は遮蔽ゲート電極１３と同時
に形成され、従つてそれと一体となつている。
以上説明した第３図および第５図に示されるよ
うに、本発明の光検出装置を構成するSITは、第
１図に示されるSITとは異なりP+型遮蔽ゲート領
域５がn-型エピタキシヤル層内に埋込まれた状
態（すなわち、その上面の位置がn-型エピタキ
シヤル層２の表面よりも低いレベルとなつた状
態）で形成されているので、その電気的なピクセ
ル分離機能は第１図に示されるSITの遮蔽ゲート
領域に比較して著しく高い。従つてこのような構
造のSITによつて構成される本発明の光検出装置
は、各SITピクセル間の相互干渉やブルーミング
現象が生じにくい。
うに、本発明の光検出装置を構成するSITは、第
１図に示されるSITとは異なりP+型遮蔽ゲート領
域５がn-型エピタキシヤル層内に埋込まれた状
態（すなわち、その上面の位置がn-型エピタキ
シヤル層２の表面よりも低いレベルとなつた状
態）で形成されているので、その電気的なピクセ
ル分離機能は第１図に示されるSITの遮蔽ゲート
領域に比較して著しく高い。従つてこのような構
造のSITによつて構成される本発明の光検出装置
は、各SITピクセル間の相互干渉やブルーミング
現象が生じにくい。
また、本発明の光検出装置を構成するSITは、
n+型ドレイン領域３に比べてP+型遮蔽ゲート領
域５がn-型エピタキシヤル層内の深い場所に埋
込まれて形成されているので、第１図に示される
SITに比較してn+型ドレイン領域３とP+型ゲー
ト領域５のアイソレーシヨンの程度が著しく高
い。従つて本発明の光検出装置は、SITの光感度
を高めるためにn+型ドレイン領域３を横方向に
P+型遮蔽ゲート領域５側に寄せたとしても両領
域間の接合容量を比較的小さい値に保つことがで
き、また製造の際のミスアラインメント等による
両領域間の短絡が生じにくいものである。
n+型ドレイン領域３に比べてP+型遮蔽ゲート領
域５がn-型エピタキシヤル層内の深い場所に埋
込まれて形成されているので、第１図に示される
SITに比較してn+型ドレイン領域３とP+型ゲー
ト領域５のアイソレーシヨンの程度が著しく高
い。従つて本発明の光検出装置は、SITの光感度
を高めるためにn+型ドレイン領域３を横方向に
P+型遮蔽ゲート領域５側に寄せたとしても両領
域間の接合容量を比較的小さい値に保つことがで
き、また製造の際のミスアラインメント等による
両領域間の短絡が生じにくいものである。
このような効果は、P+型遮蔽ゲート領域５が
n-型エピタキシヤル層２内のより深い場所に形
成されればされる程高められるが、その形成場所
があまり深くなるとn+型Si基板１（n+型ソース
領域）とのアイソレーシヨンが問題となる。従つ
て、一般にP+型遮蔽ゲート領域５はn+型ソース
領域１よりも少なくとも1μｍ浅い場所に形成す
る必要がある。
n-型エピタキシヤル層２内のより深い場所に形
成されればされる程高められるが、その形成場所
があまり深くなるとn+型Si基板１（n+型ソース
領域）とのアイソレーシヨンが問題となる。従つ
て、一般にP+型遮蔽ゲート領域５はn+型ソース
領域１よりも少なくとも1μｍ浅い場所に形成す
る必要がある。
以下に詳述するように、第３図に示されるSIT
のP+型遮蔽ゲート領域５は、まずP+型遮蔽ゲー
ト領域をその上面の位置がn-型エピタキシヤル
層２の表面と同一レベルとなるように形成し、し
かる後その上部を選択酸化（LOCOS）しその下
部を残存させることによつて形成したものであ
る。これに対して第５図に示されるSITのP+型遮
蔽ゲート領域５は、まずエツチングによつてn-
型エピタキシヤル層２に切り込みを形成し、この
切り込みの先端部分にP+型遮蔽ゲート領域を形
成した後その上部をLOCOS等により酸化しその
下部を残存させることによつて形成したものであ
る。このために第５図に示されるSIT（切り込み
ゲート型SIT）のP+型遮蔽ゲート領域５は一般に
第３図に示されるSIT（LOCOSゲート型SIT）の
P+型遮蔽ゲート領域５よりもn-型エピタキシヤ
ル層２内のより深い場所にある。従つて、切り込
みゲート型SITからなる光検出装置は一般に
LOCOSゲート型SITからなる光検出装置よりも
より高い上記効果を示す。また、切り込みゲート
型SITにおいては、プラズマエツチングにより切
り込みを形成することによつてP+型遮蔽ゲート
領域の幅をLOCOSゲート型SITのP+型遮蔽ゲー
ト領域の幅の1/6程度まで小さくすることができ
る。従つて、切り込みゲート型SITからなる光検
出装置はLOCOSゲート型SITからなる光検出装
置よりも高密度のSIT集積が可能である。なお、
第３図に示されるLCCOSゲート型SITにおいて、
P+型制御ゲート領域４はP+型遮蔽ゲート領域５
と同じレベルの深さに埋込まれているが、勿論こ
のP+型制御ゲート領域は第５図の切り込みゲー
ト型SITのP+型制御ゲート領域と同様にその上面
の位置がn-型エピタキシヤル層２の表面と同一
レベルとなるように形成されてもよく、その受光
機能の点からはそのように形成されるのが好まし
い。
のP+型遮蔽ゲート領域５は、まずP+型遮蔽ゲー
ト領域をその上面の位置がn-型エピタキシヤル
層２の表面と同一レベルとなるように形成し、し
かる後その上部を選択酸化（LOCOS）しその下
部を残存させることによつて形成したものであ
る。これに対して第５図に示されるSITのP+型遮
蔽ゲート領域５は、まずエツチングによつてn-
型エピタキシヤル層２に切り込みを形成し、この
切り込みの先端部分にP+型遮蔽ゲート領域を形
成した後その上部をLOCOS等により酸化しその
下部を残存させることによつて形成したものであ
る。このために第５図に示されるSIT（切り込み
ゲート型SIT）のP+型遮蔽ゲート領域５は一般に
第３図に示されるSIT（LOCOSゲート型SIT）の
P+型遮蔽ゲート領域５よりもn-型エピタキシヤ
ル層２内のより深い場所にある。従つて、切り込
みゲート型SITからなる光検出装置は一般に
LOCOSゲート型SITからなる光検出装置よりも
より高い上記効果を示す。また、切り込みゲート
型SITにおいては、プラズマエツチングにより切
り込みを形成することによつてP+型遮蔽ゲート
領域の幅をLOCOSゲート型SITのP+型遮蔽ゲー
ト領域の幅の1/6程度まで小さくすることができ
る。従つて、切り込みゲート型SITからなる光検
出装置はLOCOSゲート型SITからなる光検出装
置よりも高密度のSIT集積が可能である。なお、
第３図に示されるLCCOSゲート型SITにおいて、
P+型制御ゲート領域４はP+型遮蔽ゲート領域５
と同じレベルの深さに埋込まれているが、勿論こ
のP+型制御ゲート領域は第５図の切り込みゲー
ト型SITのP+型制御ゲート領域と同様にその上面
の位置がn-型エピタキシヤル層２の表面と同一
レベルとなるように形成されてもよく、その受光
機能の点からはそのように形成されるのが好まし
い。
第３図に示されるLOCOSゲート型SITからな
る光検出装置は、第４図を参照して以下に説明す
る本発明の第１の製造方法の一実施例により得る
ことができる。
る光検出装置は、第４図を参照して以下に説明す
る本発明の第１の製造方法の一実施例により得る
ことができる。
まず、(a)；不純物密度が1018〜1020cm-3のn+型
１１１Si基板１を準備する。このn+型Si基板１の
ドーパントとしてはSb，Ｐ等が使用可能である
が、拡散係数の小さいSbを用いるのが好ましい。
このn+型Si基板１の上に不純物密度1013〜1015cm
-3程度で厚さ５〜10μｍのn-層２をエピタキシヤ
ル法で形成した後、ウエーハを900〜1000℃の酸
素雰囲気中に25〜60分放置することにより膜厚
100〜500ÅのSiO2のパツド酸化膜６を形成する。
１１１Si基板１を準備する。このn+型Si基板１の
ドーパントとしてはSb，Ｐ等が使用可能である
が、拡散係数の小さいSbを用いるのが好ましい。
このn+型Si基板１の上に不純物密度1013〜1015cm
-3程度で厚さ５〜10μｍのn-層２をエピタキシヤ
ル法で形成した後、ウエーハを900〜1000℃の酸
素雰囲気中に25〜60分放置することにより膜厚
100〜500ÅのSiO2のパツド酸化膜６を形成する。
次に、(b)；非酸化性材料の層でパツド酸化膜６
の全表面を被覆する。ここで非酸化性材料とは下
記(e)におけるLOCOSの際に酸化されにくいよう
な材料であり、一般に非酸化性材料としてSi3N4
が用いられる。パツド酸化膜６の全表面を被覆す
るSi3N4層は700〜850℃のSiH4／NH3を使用する
CVD法により1000〜1800Åの厚さで形成される。
の全表面を被覆する。ここで非酸化性材料とは下
記(e)におけるLOCOSの際に酸化されにくいよう
な材料であり、一般に非酸化性材料としてSi3N4
が用いられる。パツド酸化膜６の全表面を被覆す
るSi3N4層は700〜850℃のSiH4／NH3を使用する
CVD法により1000〜1800Åの厚さで形成される。
(c)；マスク合わせにより制御ゲート領域形成予
定部分（図ｄに示される４の上部）、およびこの
制御ゲート領域形成予定部分を囲む遮蔽ゲート領
域形成予定部分（図ｄに示される５の上部）以外
の部分にフオトレジストPRを形成し、上記両ゲ
ート領域形成予定部分の非酸化性材料の層をエツ
チング除去する。非酸化性材料の層がSi3N4層で
ある場合、このエツチング除去はCF4、CF4＋O2
等をエツチヤントとするプラズマエツチングで行
なう。
定部分（図ｄに示される４の上部）、およびこの
制御ゲート領域形成予定部分を囲む遮蔽ゲート領
域形成予定部分（図ｄに示される５の上部）以外
の部分にフオトレジストPRを形成し、上記両ゲ
ート領域形成予定部分の非酸化性材料の層をエツ
チング除去する。非酸化性材料の層がSi3N4層で
ある場合、このエツチング除去はCF4、CF4＋O2
等をエツチヤントとするプラズマエツチングで行
なう。
(d)；PRと非酸性性材料の層をマスクとして、
Ｂのイオン注入によりパツド酸化膜６を介して
P+型制御ゲート領域４とP+型遮蔽ゲート領域５
を1014〜1016cm-2の不純物ドース量で0.1〜1.0μｍ
の深さに打込んだ後、下記(e)の酸化工程等により
0.5〜5.0μｍの深さに形成する。なお、このP+型
ゲート領域４および５の形成は上記イオン注入に
代えてＢの熱拡散によつて行なつてもよい。
Ｂのイオン注入によりパツド酸化膜６を介して
P+型制御ゲート領域４とP+型遮蔽ゲート領域５
を1014〜1016cm-2の不純物ドース量で0.1〜1.0μｍ
の深さに打込んだ後、下記(e)の酸化工程等により
0.5〜5.0μｍの深さに形成する。なお、このP+型
ゲート領域４および５の形成は上記イオン注入に
代えてＢの熱拡散によつて行なつてもよい。
(e)；P+型ゲート領域４および５の上記の
LOCOSを行ない、残存するP+型ゲート領域４お
よび５の上部に5000Å〜1μｍの厚さの酸化膜
６′を形成する。このLOCOSは1000〜1100℃、30
分〜３時間のウエツト酸化により行なわれる。
LOCOSを行ない、残存するP+型ゲート領域４お
よび５の上部に5000Å〜1μｍの厚さの酸化膜
６′を形成する。このLOCOSは1000〜1100℃、30
分〜３時間のウエツト酸化により行なわれる。
次に、(f)；上記LOCOSによつて形成された酸
化膜６′の上にPRを形成した後、非酸化性材料の
層を除去し、引続きウエツトエツチングによりパ
ツド酸化膜６も除去する。非酸化性材料の層が
Si3N4層である場合には、その除去はCF4、CF4
＋O2等をエツチヤントとするプラズマエツチン
グで行なう。
化膜６′の上にPRを形成した後、非酸化性材料の
層を除去し、引続きウエツトエツチングによりパ
ツド酸化膜６も除去する。非酸化性材料の層が
Si3N4層である場合には、その除去はCF4、CF4
＋O2等をエツチヤントとするプラズマエツチン
グで行なう。
(g)；酸化膜６′で画成された全表面を100℃で約
30分酸化し、5000Å程度の酸化膜６を再び形成す
る。その後ドレイン領域形成予定部分（図ｇにお
ける３の上部）以外の部分をマスキングし、ドレ
イン領域形成予定部分のパツド酸化膜６を除去し
た後その部分のn-型エピタキシヤル層２にAsお
よび／またはＰのイオン注入によりn+型ドレイ
ン領域３を形成する。このn+型ドレイン領域３
の不純物ドース量は1014〜1016cm-2であり、その
深さは一般に0.1〜0.5μｍである。なお、このn+
型ドレイン領域３の形成は、上記イオン注入に代
えて真空中または閉管中でのAsおよび／または
Ｐの熱拡散、燐砒素珪酸ガラスからの熱拡散によ
り行なつてもよい。
30分酸化し、5000Å程度の酸化膜６を再び形成す
る。その後ドレイン領域形成予定部分（図ｇにお
ける３の上部）以外の部分をマスキングし、ドレ
イン領域形成予定部分のパツド酸化膜６を除去し
た後その部分のn-型エピタキシヤル層２にAsお
よび／またはＰのイオン注入によりn+型ドレイ
ン領域３を形成する。このn+型ドレイン領域３
の不純物ドース量は1014〜1016cm-2であり、その
深さは一般に0.1〜0.5μｍである。なお、このn+
型ドレイン領域３の形成は、上記イオン注入に代
えて真空中または閉管中でのAsおよび／または
Ｐの熱拡散、燐砒素珪酸ガラスからの熱拡散によ
り行なつてもよい。
(h)；第１の導電性材料の層を全表面にわたつて
堆積する。導電性材料としてはＰ等がドープされ
た多結晶Si（DOPOS）、モリブデンシリサイト等
の高融点金属のシリサイト、SnO2等が使用可能
であるが、特に好ましい導電性材料はDOPOSで
ある。DOPOS層の堆積はSiH4とPH3の混合ガス
を用いCVD法で行なう。その後マスク合わせに
よりn+型ドレイン領域３上に存在する部分以外
の上記第１の導電性材料の層をエツチング除去
し、これによつてn+型ドレイン領域３上にドレ
イン電極８を形成する。導電性材料として
DOPOSを使用した場合には、ドレイン電極８以
外のDOPOS層の除去はCF4、CF4＋O2、PCl3等
をエツチヤントとするプラズマエツチングで行な
うのが特に好ましい。
堆積する。導電性材料としてはＰ等がドープされ
た多結晶Si（DOPOS）、モリブデンシリサイト等
の高融点金属のシリサイト、SnO2等が使用可能
であるが、特に好ましい導電性材料はDOPOSで
ある。DOPOS層の堆積はSiH4とPH3の混合ガス
を用いCVD法で行なう。その後マスク合わせに
よりn+型ドレイン領域３上に存在する部分以外
の上記第１の導電性材料の層をエツチング除去
し、これによつてn+型ドレイン領域３上にドレ
イン電極８を形成する。導電性材料として
DOPOSを使用した場合には、ドレイン電極８以
外のDOPOS層の除去はCF4、CF4＋O2、PCl3等
をエツチヤントとするプラズマエツチングで行な
うのが特に好ましい。
次に、(i)；第１の絶縁性材料の層１１で全表面
を被覆する。一般にこの第１の絶縁性材料の層１
１による被覆は、400℃程度のSiN4／O2／PH3あ
るいは750℃程度のSiH4／N2O／PH3を用いて
CVD法により燐珪酸ガラス（PSG）を全表面に
堆積させることによつて行なう。
を被覆する。一般にこの第１の絶縁性材料の層１
１による被覆は、400℃程度のSiN4／O2／PH3あ
るいは750℃程度のSiH4／N2O／PH3を用いて
CVD法により燐珪酸ガラス（PSG）を全表面に
堆積させることによつて行なう。
(j)；マスク合わせにより制御ゲート領域４上の
上記第１の絶縁性材料の層１１と酸化膜６′をウ
エツトエツチングで除去する。次いで第２の絶縁
性材料の膜１２で全表面を被覆する。この第２の
絶縁性材料の膜１２は制御ゲート領域４において
コンデンサを形成するものである。絶縁性材料と
してはSi3N4、SiO2、Al2O3、AlN等が使用可能
であるが、誘電率が高くしかも低温で良質な膜が
得られるところから、Si3N4が特に好ましい。絶
縁性材料の膜１２がSi3N4である場合には、その
膜は400〜700℃のSiH4／NH3を使用するCVD法
により50〜1000Åの厚さで形成される。
上記第１の絶縁性材料の層１１と酸化膜６′をウ
エツトエツチングで除去する。次いで第２の絶縁
性材料の膜１２で全表面を被覆する。この第２の
絶縁性材料の膜１２は制御ゲート領域４において
コンデンサを形成するものである。絶縁性材料と
してはSi3N4、SiO2、Al2O3、AlN等が使用可能
であるが、誘電率が高くしかも低温で良質な膜が
得られるところから、Si3N4が特に好ましい。絶
縁性材料の膜１２がSi3N4である場合には、その
膜は400〜700℃のSiH4／NH3を使用するCVD法
により50〜1000Åの厚さで形成される。
(k)；第２の導電性材料の層で全表面を被覆した
後、マスク合わせにより制御ゲート領域４上に存
在する部分（コンデンサ７）以外の該第２の導電
性材料の層をエツチング除去し、これによつて制
御ゲート領域４部分の上記第２の絶縁性材料の膜
１２上に制御ゲート電極９を形成する。受光部で
ある制御ゲート領域４上に設けられる電極である
ので、この制御ゲート電極１２はできるだけ透明
であるのが望ましく、一般にその厚さは2000〜
5000Åである。制御ゲート電極１２を構成する導
電性材料としてはSbがドープされたSnO2、
DOPOS、In2O3、Ta2O5、Al等が使用可能であ
るが、特にSbがドープされたSnO2、あるいは
DOPOSを使用するのが好ましい。導電性材料と
してSbがドープされたSnO2を使用する場合には、
SnCl2／SbCl5を用いてCVD法により全表面にSb
がドープされたSnO2の層を堆積した後、マスク
合わせにより制御ゲート電極９以外のSnO2層を
プラズマエツチで除去する。この場合、エツチヤ
ントとしてはCCl4を用いるのが好ましい。一方、
導電性材料としてDOPOSを使用する場合には、
SiH4／PH3を用いてCVD法により全表面に
DOPOSの層を堆積した後、マスク合わせにより
制御ゲート電極９以外のDOPOS層をプラズマエ
ツチで除去する。この場合、エツチヤントとして
はCF4、CF4＋O2、PCl3等を用いる。なお、Alは
入射線が電子線等の高エネルギー線である場合に
制御ゲート電極材料として適している。
後、マスク合わせにより制御ゲート領域４上に存
在する部分（コンデンサ７）以外の該第２の導電
性材料の層をエツチング除去し、これによつて制
御ゲート領域４部分の上記第２の絶縁性材料の膜
１２上に制御ゲート電極９を形成する。受光部で
ある制御ゲート領域４上に設けられる電極である
ので、この制御ゲート電極１２はできるだけ透明
であるのが望ましく、一般にその厚さは2000〜
5000Åである。制御ゲート電極１２を構成する導
電性材料としてはSbがドープされたSnO2、
DOPOS、In2O3、Ta2O5、Al等が使用可能であ
るが、特にSbがドープされたSnO2、あるいは
DOPOSを使用するのが好ましい。導電性材料と
してSbがドープされたSnO2を使用する場合には、
SnCl2／SbCl5を用いてCVD法により全表面にSb
がドープされたSnO2の層を堆積した後、マスク
合わせにより制御ゲート電極９以外のSnO2層を
プラズマエツチで除去する。この場合、エツチヤ
ントとしてはCCl4を用いるのが好ましい。一方、
導電性材料としてDOPOSを使用する場合には、
SiH4／PH3を用いてCVD法により全表面に
DOPOSの層を堆積した後、マスク合わせにより
制御ゲート電極９以外のDOPOS層をプラズマエ
ツチで除去する。この場合、エツチヤントとして
はCF4、CF4＋O2、PCl3等を用いる。なお、Alは
入射線が電子線等の高エネルギー線である場合に
制御ゲート電極材料として適している。
(l)；遮蔽ゲート領域５の一部分上の第２の絶縁
性材料の膜に、第１の絶縁性材料の層１１および
酸化膜６′を除去してコンタクトホールCHを開
設する。具体的には、コンタクトホール形成予定
部分にマスク合わせし、プラズマエツチでSi3N4
等の第２の絶縁性材料の膜１２を除去した後、ウ
エツトエツチングによりPSG等の第１の絶縁性
材料の層および酸化膜６′を除去する。先に述べ
たように、コンタクトホールは必ずしも１つの
SITにつき１つ設ける必要はなく、その数および
開設場所は光検出装置全体を構成するSITの数、
遮蔽ゲート領域５の抵抗値等を考慮して適宜決め
られる。その後金属材料の層で全表面を被覆す
る。この被覆は例えば電子ビームまたはスパツタ
法により０〜10％のSiを含有するAlの層を0.5〜
2.0μｍの厚さで全表面に堆積することによつて行
なわれる。
性材料の膜に、第１の絶縁性材料の層１１および
酸化膜６′を除去してコンタクトホールCHを開
設する。具体的には、コンタクトホール形成予定
部分にマスク合わせし、プラズマエツチでSi3N4
等の第２の絶縁性材料の膜１２を除去した後、ウ
エツトエツチングによりPSG等の第１の絶縁性
材料の層および酸化膜６′を除去する。先に述べ
たように、コンタクトホールは必ずしも１つの
SITにつき１つ設ける必要はなく、その数および
開設場所は光検出装置全体を構成するSITの数、
遮蔽ゲート領域５の抵抗値等を考慮して適宜決め
られる。その後金属材料の層で全表面を被覆す
る。この被覆は例えば電子ビームまたはスパツタ
法により０〜10％のSiを含有するAlの層を0.5〜
2.0μｍの厚さで全表面に堆積することによつて行
なわれる。
その後少なくとも制御ゲート領域部分の上記金
属材料の層を除去し、さらにウエーハの裏面、す
なわちn+型Si基板１の表面（n+型ソース領域）
全面にAl等からなる電極１０（第３図参照）を
形成し、400〜450℃の真空下または不活性ガス中
または水素ガス中でアニーリングを行なう。この
ようにして第３図に単一のSIT（LOCOSゲート型
SIT）の構造が示されるような光検出装置が完成
する。なお第３図においては、金属材料の層はコ
ンタクトホールを充填する遮蔽ゲート電極１３お
よびこの遮蔽ゲート電極１３と一体になつた遮光
膜１４（遮蔽ゲート領域部分を遮光する）を残し
て除去されているが、必ずしもそのように除去さ
れる必要はなく、少なくとも受光部である制御ゲ
ート領域部分が除去されていればよい。
属材料の層を除去し、さらにウエーハの裏面、す
なわちn+型Si基板１の表面（n+型ソース領域）
全面にAl等からなる電極１０（第３図参照）を
形成し、400〜450℃の真空下または不活性ガス中
または水素ガス中でアニーリングを行なう。この
ようにして第３図に単一のSIT（LOCOSゲート型
SIT）の構造が示されるような光検出装置が完成
する。なお第３図においては、金属材料の層はコ
ンタクトホールを充填する遮蔽ゲート電極１３お
よびこの遮蔽ゲート電極１３と一体になつた遮光
膜１４（遮蔽ゲート領域部分を遮光する）を残し
て除去されているが、必ずしもそのように除去さ
れる必要はなく、少なくとも受光部である制御ゲ
ート領域部分が除去されていればよい。
以上第４図を参照して例示した本発明の第１の
製造方法は、シリコンウエーハの第１の主面に第
１の主電極領域（ドレインあるいはソース領域）
をその上面が第１の主面の表面と同一レベルとな
るように形成し〔上記実施例における工程(g)〕、
一方第１の主面に遮蔽ゲート領域をその上面が第
１の主面の表面と同一レベルとなるように形成し
〔上記実施例における工程(d)〕、その後該遮蔽ゲー
ト領域の上部を選択酸化して酸化膜を形成し〔上
記実施例における工程(e)〕、これによつて残存す
る遮蔽ゲート領域が第１の主電極領域に比べてシ
リコンウエーハ内の深い場所に位置するようにす
ることを特徴とするものであり、本発明のSIT光
検出装置を製造するのに適した方法である。
製造方法は、シリコンウエーハの第１の主面に第
１の主電極領域（ドレインあるいはソース領域）
をその上面が第１の主面の表面と同一レベルとな
るように形成し〔上記実施例における工程(g)〕、
一方第１の主面に遮蔽ゲート領域をその上面が第
１の主面の表面と同一レベルとなるように形成し
〔上記実施例における工程(d)〕、その後該遮蔽ゲー
ト領域の上部を選択酸化して酸化膜を形成し〔上
記実施例における工程(e)〕、これによつて残存す
る遮蔽ゲート領域が第１の主電極領域に比べてシ
リコンウエーハ内の深い場所に位置するようにす
ることを特徴とするものであり、本発明のSIT光
検出装置を製造するのに適した方法である。
また、第５図に示される切り込みゲート型SIT
からなる光検出装置は、第６図を参照して以下に
説明する本発明の第２の製造方法の一実施例によ
り得ることができる。
からなる光検出装置は、第６図を参照して以下に
説明する本発明の第２の製造方法の一実施例によ
り得ることができる。
まず、(a)；上記第１の製造方法における(a)と同
様にしてn+型Si基板１上にn-型エピタキシヤル
層２およびパツド酸化膜６をこの順に形成する。
様にしてn+型Si基板１上にn-型エピタキシヤル
層２およびパツド酸化膜６をこの順に形成する。
(b)；上記第１の製造方法における(b)と同様にし
てSi3N4等の非酸化性材料の層でパツド酸化膜６
の全表面を被覆する。
てSi3N4等の非酸化性材料の層でパツド酸化膜６
の全表面を被覆する。
(c)；マスク合わせにより遮蔽ゲート領域形成予
定部分（図ｅに示される５の上部）以外の部分に
フオトレジストPRを形成し、遮蔽ゲート領域形
成予定部分の非酸化性材料の層をエツチング除去
する。非酸化性材料の層がSi3N4層である場合、
このエツチング除去はCF4、CF4＋O2等をエツチ
ヤントとするプラズマエツチングで行なう。
定部分（図ｅに示される５の上部）以外の部分に
フオトレジストPRを形成し、遮蔽ゲート領域形
成予定部分の非酸化性材料の層をエツチング除去
する。非酸化性材料の層がSi3N4層である場合、
このエツチング除去はCF4、CF4＋O2等をエツチ
ヤントとするプラズマエツチングで行なう。
(d)；上記遮蔽ゲート領域形成予定部分のパツド
酸化膜６およびn-型エピタキシヤル層２の一部
をエツチング除去し、n-型エピタキシヤル層２
に深さ0.2〜5μｍ程度の切り込みを形成する。こ
の切り込み形成のためのエツチングはPCl3等を
エツチヤントとするプラズマエツチングで行なう
のが好ましく、プラズマエツチングにより幅のせ
まい切り込みを形成することができる。また、こ
の切り込み形成はKOH、HF−NO2等のエツチ
ヤントによるウエツトエツチでもできる。
酸化膜６およびn-型エピタキシヤル層２の一部
をエツチング除去し、n-型エピタキシヤル層２
に深さ0.2〜5μｍ程度の切り込みを形成する。こ
の切り込み形成のためのエツチングはPCl3等を
エツチヤントとするプラズマエツチングで行なう
のが好ましく、プラズマエツチングにより幅のせ
まい切り込みを形成することができる。また、こ
の切り込み形成はKOH、HF−NO2等のエツチ
ヤントによるウエツトエツチでもできる。
(e)；マスク合わせにより制御および遮蔽ゲート
領域形成予定部分以外の部分にPRを形成し、そ
の後上記第１の製造方法における(d)と同様にして
P+型ゲート領域４および５を形成する。この場
合P+型制御ゲート領域５は非酸化性材料の層お
よびパツド酸化膜６を通してのＢのイオン注入に
より形成される。従つて一般にP+型制御ゲート
領域５の不純物密度はP+型遮蔽ゲート領域４の
不純物密度よりも低くなる。
領域形成予定部分以外の部分にPRを形成し、そ
の後上記第１の製造方法における(d)と同様にして
P+型ゲート領域４および５を形成する。この場
合P+型制御ゲート領域５は非酸化性材料の層お
よびパツド酸化膜６を通してのＢのイオン注入に
より形成される。従つて一般にP+型制御ゲート
領域５の不純物密度はP+型遮蔽ゲート領域４の
不純物密度よりも低くなる。
次に、(f)；非酸化性材料の層をマスクとして、
切り込みの先端部分に形成されたP+型遮蔽ゲー
ト領域５の上部のLOCOSを行ない、残存するP+
型遮蔽ゲート領域５の上部に5000Å〜1μｍの厚
さの酸化膜６′を形成する。このLOCOSは1000〜
1100℃、１時間のウエツト酸化により行なわれ
る。
切り込みの先端部分に形成されたP+型遮蔽ゲー
ト領域５の上部のLOCOSを行ない、残存するP+
型遮蔽ゲート領域５の上部に5000Å〜1μｍの厚
さの酸化膜６′を形成する。このLOCOSは1000〜
1100℃、１時間のウエツト酸化により行なわれ
る。
(g)；上記LOCOSによつて形成された酸化膜
６′の上にPRを形成した後、非酸化性材料の層を
除去し、引続きウエツトエツチングによりパツド
酸化膜６も除去する。非酸化性材料の層がSi3N4
層である場合には、その除去はCF4、CF4＋O2等
をエツチヤントとするプラズマエツチングで行な
う。その後酸化膜６′で画成された全表面を1100
℃で約30分酸化し、5000Å程度の酸化膜６を再び
形成する。
６′の上にPRを形成した後、非酸化性材料の層を
除去し、引続きウエツトエツチングによりパツド
酸化膜６も除去する。非酸化性材料の層がSi3N4
層である場合には、その除去はCF4、CF4＋O2等
をエツチヤントとするプラズマエツチングで行な
う。その後酸化膜６′で画成された全表面を1100
℃で約30分酸化し、5000Å程度の酸化膜６を再び
形成する。
以下第６図に示される工程(h)〜(m)を順次行な
い、第５図に単一のSIT（切り込みゲート型SIT）
の構造が示されるような光検出装置を得る。な
お、工程(h)、(i)、(j)、(k)および(l)＋(m)はそれぞれ
先に第４図を参照して説明した本発明の第１の製
造方法における工程(g)、(h)、(i)＋(j)、(k)および(l)
と同じである。
い、第５図に単一のSIT（切り込みゲート型SIT）
の構造が示されるような光検出装置を得る。な
お、工程(h)、(i)、(j)、(k)および(l)＋(m)はそれぞれ
先に第４図を参照して説明した本発明の第１の製
造方法における工程(g)、(h)、(i)＋(j)、(k)および(l)
と同じである。
以上第６図を参照して例示した本発明の第２の
製造方法は、シリコンウエーハの第１の主面に第
１の主電極領域（ドレインあるいはソース領域）
をその上面が第１の主面の表面と同一レベルとな
るように形成し〔上記実施例における工程(h)〕、
一方第１の主面にエツチングにより切り込みを形
成し〔上記実施例における工程(d)〕、この切り込
みの先端部分に遮蔽ゲート領域を形成し〔上記実
施例における工程(e)〕、しかる後形成された遮蔽
ゲート領域の上部を酸化して酸化物を形成し〔上
記実施例における工程(f)〕、これによつて残存す
る遮蔽ゲート領域が、第１の主電極領域に比べて
シリコンウエーハ内の深い場所に位置するように
することを特徴とするものであり、本発明のSIT
光検出装置を製造するのに適した方法である。
製造方法は、シリコンウエーハの第１の主面に第
１の主電極領域（ドレインあるいはソース領域）
をその上面が第１の主面の表面と同一レベルとな
るように形成し〔上記実施例における工程(h)〕、
一方第１の主面にエツチングにより切り込みを形
成し〔上記実施例における工程(d)〕、この切り込
みの先端部分に遮蔽ゲート領域を形成し〔上記実
施例における工程(e)〕、しかる後形成された遮蔽
ゲート領域の上部を酸化して酸化物を形成し〔上
記実施例における工程(f)〕、これによつて残存す
る遮蔽ゲート領域が、第１の主電極領域に比べて
シリコンウエーハ内の深い場所に位置するように
することを特徴とするものであり、本発明のSIT
光検出装置を製造するのに適した方法である。
一般にこの第２の製造方法によれば、第１の製
造方法によるよりもシリコンウエーハ内のより深
い場所に遮蔽ゲート領域を形成することができ
る。また、この第２の製造方法によれば、特にシ
リコンウエーハに形成する切り込みをプラズマエ
ツチングにより行なうことによつて、遮蔽ゲート
領域の幅を第１の製造方法によつて形成される遮
蔽ゲート領域の幅の1/6程度まで小さくすること
ができ、従つて第１の製造方法によるよりもSIT
を高密度で集積することが可能である。これらの
点で第２の製造方法は第１の製造方法よりも優れ
た方法と言える。
造方法によるよりもシリコンウエーハ内のより深
い場所に遮蔽ゲート領域を形成することができ
る。また、この第２の製造方法によれば、特にシ
リコンウエーハに形成する切り込みをプラズマエ
ツチングにより行なうことによつて、遮蔽ゲート
領域の幅を第１の製造方法によつて形成される遮
蔽ゲート領域の幅の1/6程度まで小さくすること
ができ、従つて第１の製造方法によるよりもSIT
を高密度で集積することが可能である。これらの
点で第２の製造方法は第１の製造方法よりも優れ
た方法と言える。
発明の効果
本発明の半導体（SIT）光検出装置を構成する
SITは、遮蔽ゲート領域がシリコンウエーハ内に
埋込まれた状態（すなわち、その上面の位置がシ
リコンウエーハの表面よりも低いレベルとなつた
状態）で形成されているので、その電気的なピク
セル分離機能が著しく高い。従つてこのような構
造のSITによつて構成される本発明の半導体光検
出装置は、各SITピクセル間の相互干渉やブルー
ミング現象が生じにくい。
SITは、遮蔽ゲート領域がシリコンウエーハ内に
埋込まれた状態（すなわち、その上面の位置がシ
リコンウエーハの表面よりも低いレベルとなつた
状態）で形成されているので、その電気的なピク
セル分離機能が著しく高い。従つてこのような構
造のSITによつて構成される本発明の半導体光検
出装置は、各SITピクセル間の相互干渉やブルー
ミング現象が生じにくい。
また、本発明の半導体光検出装置を構成する
SITは、ドレインあるいはソース領域に比べて遮
蔽ゲート領域がシリコンウエーハ内の深い場所に
埋込まれて形成されているので、ドレインあるい
はソース領域と遮蔽ゲート領域のアイソレーシヨ
ンの程度が著しく高い。従つて本発明の半導体光
検出装置は、SITの光感度を高めるためにドレイ
ンあるいはソース領域を横方向（シリコンウエー
ハの深さ方向に垂直な方向）に遮蔽ゲート領域側
に寄せたとしても両領域間の接合容量を比較的小
さい値に保つことができ、また製造の際のミスア
ラインメント等による両領域間の短絡が生じにく
いものである。
SITは、ドレインあるいはソース領域に比べて遮
蔽ゲート領域がシリコンウエーハ内の深い場所に
埋込まれて形成されているので、ドレインあるい
はソース領域と遮蔽ゲート領域のアイソレーシヨ
ンの程度が著しく高い。従つて本発明の半導体光
検出装置は、SITの光感度を高めるためにドレイ
ンあるいはソース領域を横方向（シリコンウエー
ハの深さ方向に垂直な方向）に遮蔽ゲート領域側
に寄せたとしても両領域間の接合容量を比較的小
さい値に保つことができ、また製造の際のミスア
ラインメント等による両領域間の短絡が生じにく
いものである。
さらに、本発明の第１および第２の半導体光検
出装置の製造方法によれば、上記構造のSITから
なる本発明の半導体光検出装置を簡易に製造する
ことができる。
出装置の製造方法によれば、上記構造のSITから
なる本発明の半導体光検出装置を簡易に製造する
ことができる。
第１図はSITの一例の概略断面図、第２図は
SITの読み出し回路図、第３図は本発明の光検出
装置を構成するSITの一例の概略断面図、第４図
は本発明の第１の製造方法の一例を説明するため
の概略断面図、第５図は本発明の光検出装置を構
成するSITの別の例の概略断面図、および第６図
は本発明の第２の製造方法の一例を説明するため
の概略断面図である。 １……n+型Si基板、２……n-型エピタキシヤ
ル層、３……n+型ドレイン領域、４……P+型制
御ゲート領域、５……P+型遮蔽ゲート領域、６
……パツド酸化膜、６′……酸化膜、７，２１…
…ゲートコンデンサ、８……ドレイン電極、９…
…制御ゲート電極、１０……ソース電極、１１…
…第１の絶縁性材料の層、１２……第２の絶縁性
材料の膜、１３……遮蔽ゲート電極、１４……遮
光膜、２２……スイツチ、２３……バイアス回
路、２４……読み出し端子。
SITの読み出し回路図、第３図は本発明の光検出
装置を構成するSITの一例の概略断面図、第４図
は本発明の第１の製造方法の一例を説明するため
の概略断面図、第５図は本発明の光検出装置を構
成するSITの別の例の概略断面図、および第６図
は本発明の第２の製造方法の一例を説明するため
の概略断面図である。 １……n+型Si基板、２……n-型エピタキシヤ
ル層、３……n+型ドレイン領域、４……P+型制
御ゲート領域、５……P+型遮蔽ゲート領域、６
……パツド酸化膜、６′……酸化膜、７，２１…
…ゲートコンデンサ、８……ドレイン電極、９…
…制御ゲート電極、１０……ソース電極、１１…
…第１の絶縁性材料の層、１２……第２の絶縁性
材料の膜、１３……遮蔽ゲート電極、１４……遮
光膜、２２……スイツチ、２３……バイアス回
路、２４……読み出し端子。
Claims (1)
- 【特許請求の範囲】 １ シリコンウエーハの第１の主面に形成された
制御ゲート領域、該制御ゲート領域の上部に形成
されたゲート絶縁膜、該ゲート絶縁膜の上部に形
成された制御ゲート電極、前記制御ゲート領域を
囲むように前記第１の主面に形成された遮蔽ゲー
ト領域、前記制御ゲート領域と前記遮蔽ゲート領
域の間の前記第１の主面に形成された少なくとも
１つの第１の主電極領域、およびこの第１の主電
極領域に対向して前記シリコンウエーハの第２の
主面に形成された第２の主電極領域を備えた縦型
静電誘導トランジスタを１ピクセルとし、該ピク
セルの複数個を一次元に配列し、それぞれの該ピ
クセルの前記第１の主電極領域を共通のビデオラ
インに接続し、前記第２の主電極領域を共通領域
とし、前記制御ゲート電極にそれぞれ独立したゲ
ート読み出しラインを接続し、前記遮蔽ゲート領
域を共通領域とし、前記遮蔽ゲート領域が前記第
１の主電極領域に比べて前記シリコンウエーハ内
の深い位置に形成されていることを特徴とする半
導体光検出装置。 ２ シリコンウエーハの第１の主面に形成された
制御ゲート領域、該制御ゲート領域の上部に形成
されたゲート絶縁膜、該ゲート絶縁膜の上部に形
成された制御ゲート電極、前記制御ゲート領域を
囲むように前記第１の主面に形成された遮蔽ゲー
ト領域、前記制御ゲート領域と前記遮蔽ゲート領
域の間の前記第１の主面に形成された少なくとも
１つの第１の主電極領域、およびこの第１の主電
極領域に対向して前記シリコンウエーハの第２の
主面に形成された第２の主電極領域を備えた縦型
静電誘導トランジスタを１ピクセルとし、該ピク
セルの複数個を二次元に配列し、それぞれの該ピ
クセルの前記第１の主電極領域を水平信号読み出
しラインに接続し、前記第２の主電極領域を共通
領域とし、前記制御ゲート電極を垂直アドレスゲ
ートラインに接続し前記遮蔽ゲート領域を共通領
域とし、前記遮蔽ゲート領域が前記第１の主電極
領域に比べて上記シリコンウエーハ内の深い位置
に形成されていることを特徴とする半導体光検出
装置。 ３ シリコンウエーハの第１の主面に形成された
制御ゲート領域、この制御ゲート領域を囲むよう
に上記第１の主面に形成された遮蔽ゲート領域、
上記制御ゲート領域と上記遮蔽ゲート領域の間の
上記第１の主面に形成された少なくとも１つの第
１の主電極領域、およびこの第１の主電極領域に
対向して上記シリコンウエーハの第２の主面に形
成された第２の主電極領域を備えた縦型静電誘導
トランジスタからなる半導体光検出装置の製造方
法において、上記第１の主面に上記第１の主電極
領域をその上面が第１の主面の表面と同一レベル
となるように形成し、一方上記第１の主面に上記
遮蔽ゲート領域をその上面が第１の主面の表面と
同一レベルとなるように形成した後、該遮蔽ゲー
ト領域の上部を選択酸化して酸化膜を形成し、こ
れによつて残存する遮蔽ゲート領域が上記第１の
主電極領域に比べてシリコンウエーハ内の深い場
所に位置するようにすることを特徴とする半導体
光検出装置の製造方法。 ４ 単一のシリコンウエーハに複数の上記静電誘
導トランジスタをアレイ状に配列させて形成する
ことを特徴とする特許請求の範囲第３項記載の半
導体光検出装置の製造方法。 ５ 上記複数の静電誘導トランジスタを二次元的
に配列させて形成することを特徴とする特許請求
の範囲第４項記載の半導体光検出装置の製造方
法。 ６ 上記複数の静電誘導トランジスタを一次元的
に配列させて形成することを特徴とする特許請求
の範囲第４項記載の半導体光検出装置の製造方
法。 ７ 単一の上記静電誘導トランジスタを形成する
ことを特徴とする特許請求の範囲第３項記載の半
導体光検出装置の製造方法。 ８ シリコンウエーハの第１の主面に形成された
制御ゲート領域、この制御ゲート領域を囲むよう
に上記第１の主面に形成された遮蔽ゲート領域、
上記制御ゲート領域と上記遮蔽ゲート領域の間の
上記第１の主面に形成された少なくとも１つの第
１の主電極領域、およびこの第１の主電極領域に
対向して上記シリコンウエーハの第２の主面に形
成された第２の主電極領域を備えた縦型静電誘導
トランジスタからなる半導体光検出装置の製造方
法において、上記第１の主面に上記第１の主電極
領域をその上面が第１の主面の表面と同一レベル
となるように形成し、一方上記第１の主面にエツ
チングにより切り込みを形成し、この切り込みの
先端部分に上記遮蔽ゲート領域を形成した後該遮
蔽ゲート領域の上部を酸化して酸化膜を形成し、
これによつて残存する遮蔽ゲート領域が上記第１
の主電極領域に比べてシリコンウエーハ内の深い
場所に位置するようにすることを特徴とする半導
体光検出装置の製造方法。 ９ 単一のシリコンウエーハに複数の上記静電誘
導トランジスタをアレイ状に配列させて形成する
ことを特徴とする特許請求の範囲第８項記載の半
導体光検出装置の製造方法。 １０ 上記複数の静電誘導トランジスタを二次元
的に配列させて形成することを特徴とする特許請
求の範囲第９項記載の半導体光検出装置の製造方
法。 １１ 上記複数の静電誘導トランジスタを一次元
的に配列させて形成することを特徴とする特許請
求の範囲第９項記載の半導体光検出装置の製造方
法。 １２ 単一の上記静電誘導トランジスタを形成す
ることを特徴とする特許請求の範囲第８項記載の
半導体光検出装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218591A JPS59108372A (ja) | 1982-12-13 | 1982-12-13 | 半導体光検出装置及びその製造方法 |
| US06/561,103 US4536946A (en) | 1982-12-13 | 1983-12-13 | Method for fabricating semiconductor photodetector |
| DE19833345091 DE3345091A1 (de) | 1982-12-13 | 1983-12-13 | Halbleiter-photodetektor und verfahren zur herstellung desselben |
| US06/745,972 US4684966A (en) | 1982-12-13 | 1985-07-16 | Static induction transistor photodetector having a deep shielding gate region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218591A JPS59108372A (ja) | 1982-12-13 | 1982-12-13 | 半導体光検出装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108372A JPS59108372A (ja) | 1984-06-22 |
| JPH0468795B2 true JPH0468795B2 (ja) | 1992-11-04 |
Family
ID=16722351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218591A Granted JPS59108372A (ja) | 1982-12-13 | 1982-12-13 | 半導体光検出装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4536946A (ja) |
| JP (1) | JPS59108372A (ja) |
| DE (1) | DE3345091A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760031A (en) * | 1986-03-03 | 1988-07-26 | California Institute Of Technology | Producing CCD imaging sensor with flashed backside metal film |
| US4857982A (en) * | 1988-01-06 | 1989-08-15 | University Of Southern California | Avalanche photodiode with floating guard ring |
| US5307169A (en) * | 1991-05-07 | 1994-04-26 | Olympus Optical Co., Ltd. | Solid-state imaging device using high relative dielectric constant material as insulating film |
| JP2764776B2 (ja) * | 1991-11-07 | 1998-06-11 | セイコーインスツルメンツ株式会社 | バイポーラ型フォトトランジスタ装置。 |
| US5189296A (en) * | 1992-04-03 | 1993-02-23 | International Business Machines Corporation | Optical receiver having a low capacitance integrated photodetector |
| KR20040001201A (ko) * | 2002-06-27 | 2004-01-07 | 동부전자 주식회사 | 씨모스 이미지 센서의 샬로우 트렌치형 화소 형성 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107578A (ja) * | 1982-12-11 | 1984-06-21 | Junichi Nishizawa | 半導体光電変換装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2057760B (en) * | 1979-08-30 | 1983-09-28 | Seiko Instr & Electronics | Integrated circuit device and method of making the same |
| JPS56153769A (en) * | 1980-04-28 | 1981-11-27 | Nippon Gakki Seizo Kk | Manufacture of semiconductor device |
| US4409725A (en) * | 1980-10-16 | 1983-10-18 | Nippon Gakki Seizo Kabushiki Kaisha | Method of making semiconductor integrated circuit |
| FR2507821A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Transistor a effet de champ vertical a jonction et procede de fabrication |
| GB2100507A (en) * | 1981-06-17 | 1982-12-22 | Philips Electronic Associated | Method of making a vertical igfet |
| JPS58105672A (ja) * | 1981-12-17 | 1983-06-23 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS5945781A (ja) * | 1982-09-09 | 1984-03-14 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS59107569A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 一次元半導体撮像装置 |
| JPS59107583A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体光検出装置の製造方法 |
| JPS59107582A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体光検出装置の製造方法 |
-
1982
- 1982-12-13 JP JP57218591A patent/JPS59108372A/ja active Granted
-
1983
- 1983-12-13 US US06/561,103 patent/US4536946A/en not_active Expired - Lifetime
- 1983-12-13 DE DE19833345091 patent/DE3345091A1/de active Granted
-
1985
- 1985-07-16 US US06/745,972 patent/US4684966A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107578A (ja) * | 1982-12-11 | 1984-06-21 | Junichi Nishizawa | 半導体光電変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3345091C2 (ja) | 1990-02-01 |
| DE3345091A1 (de) | 1984-06-28 |
| JPS59108372A (ja) | 1984-06-22 |
| US4684966A (en) | 1987-08-04 |
| US4536946A (en) | 1985-08-27 |
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