JPH0467643A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0467643A JPH0467643A JP2181012A JP18101290A JPH0467643A JP H0467643 A JPH0467643 A JP H0467643A JP 2181012 A JP2181012 A JP 2181012A JP 18101290 A JP18101290 A JP 18101290A JP H0467643 A JPH0467643 A JP H0467643A
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- JP
- Japan
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- integrated circuit
- semiconductor
- chips
- chip
- semiconductor chip
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- Pending
Links
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来の半導体集積回路は第３図に示すように、シリコン
基板１の上に設けた集積回路を有する半導体チップ２を
備えた半導体ウェーハの集積回路をウェーハ・プロービ
ング検査し、その結果、不良品に判定された集積回路の
半導体チップ２の表面にインクを付着させたマーク６を
設けたり、または半導体チップ２の表面に金属針による
傷をつけることによって不良判定の表示をしていた。
基板１の上に設けた集積回路を有する半導体チップ２を
備えた半導体ウェーハの集積回路をウェーハ・プロービ
ング検査し、その結果、不良品に判定された集積回路の
半導体チップ２の表面にインクを付着させたマーク６を
設けたり、または半導体チップ２の表面に金属針による
傷をつけることによって不良判定の表示をしていた。
上述した従来の半導体集積回路は、不良と判定された集
積回路を有する半導体チップの表面にインクを付着させ
たり、または、金属針にて表面に傷をつけて、不良半導
体チップの表示を行っているので、同じウェーハ上にあ
る良品と判定された半導体チップの集積回路にインクが
付着して、インク中に含有されている不純物（重金属等
）のた定された半導体チップの集積回路にも傷をつけて
不良にしてしまうという問題点がある。
積回路を有する半導体チップの表面にインクを付着させ
たり、または、金属針にて表面に傷をつけて、不良半導
体チップの表示を行っているので、同じウェーハ上にあ
る良品と判定された半導体チップの集積回路にインクが
付着して、インク中に含有されている不純物（重金属等
）のた定された半導体チップの集積回路にも傷をつけて
不良にしてしまうという問題点がある。
本発明の半導体集積回路は、半導体基板上に形成した集
積回路を有する半導体チップの一部に前記集積回路のプ
ロービング検査結果をレーザ刻印により形成したマーク
を有する。
積回路を有する半導体チップの一部に前記集積回路のプ
ロービング検査結果をレーザ刻印により形成したマーク
を有する。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るための平面図及びＡ部拡大図並びにＢ−Ｂ’線断面図
である。
るための平面図及びＡ部拡大図並びにＢ−Ｂ’線断面図
である。
第１図（ａ）〜（Ｃ）に示すように、シリコン基板１の
上に集積回路を形成した半導体チップ２と各半導体チッ
プの一部に設けた金属層又は多結晶シリコン層からなる
マーキング層３とを有して半導体ウェーハを構成し、各
半導体チップ２の集８回路についてプロービング検査を
行い、その結果をマーキング層３にレーザ刻印したマー
ク４を設け、半導体チップ２の良・不良又は特性のグレ
ードを分類した結果をパターン化したマーク４により知
ることができる。
上に集積回路を形成した半導体チップ２と各半導体チッ
プの一部に設けた金属層又は多結晶シリコン層からなる
マーキング層３とを有して半導体ウェーハを構成し、各
半導体チップ２の集８回路についてプロービング検査を
行い、その結果をマーキング層３にレーザ刻印したマー
ク４を設け、半導体チップ２の良・不良又は特性のグレ
ードを分類した結果をパターン化したマーク４により知
ることができる。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための平面図及びＣ部拡大図である。
るための平面図及びＣ部拡大図である。
第２図（ａ）、（ｂ）に示すように、各半導体チップ２
の集積回路を測定した特性をコード化してレーザ刻印し
たマーク５を設けた以外は第１の実施例と同様の構成を
有しており、後工程でその特性に応じた製品の組立が可
能となる。
の集積回路を測定した特性をコード化してレーザ刻印し
たマーク５を設けた以外は第１の実施例と同様の構成を
有しており、後工程でその特性に応じた製品の組立が可
能となる。
以上説明したように本発明は、半導体基板上に形成され
た集積回路のウェハー状態でのプロービング検査結果を
レーザー刻印によって半導体チップの一部に設けたマー
キング領域に表示することにより、集積回路に損傷を与
えることなく半導体チップの良・不良又は特性値を知る
ことができるという効果を有する。
た集積回路のウェハー状態でのプロービング検査結果を
レーザー刻印によって半導体チップの一部に設けたマー
キング領域に表示することにより、集積回路に損傷を与
えることなく半導体チップの良・不良又は特性値を知る
ことができるという効果を有する。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を示す平
面図及びＡ部拡大図並びにＢ−Ｂ’線断面図、第２図（
ａ）、（ｂ）は本発明の第２の実施例を示す平面図及び
Ｃ部拡大図、第３図は従来の半導体集積回路の一例を示
す平面図である。 １・・・シリコン基板、２・・・半導体チップ、３・・
・マーキング層、４，５．６・・・マーク。
面図及びＡ部拡大図並びにＢ−Ｂ’線断面図、第２図（
ａ）、（ｂ）は本発明の第２の実施例を示す平面図及び
Ｃ部拡大図、第３図は従来の半導体集積回路の一例を示
す平面図である。 １・・・シリコン基板、２・・・半導体チップ、３・・
・マーキング層、４，５．６・・・マーク。
Claims (1)
- 半導体基板上に形成した集積回路を有する半導体チッ
プの一部に前記集積回路のプロービング検査結果をレー
ザ刻印により形成したマークを有することを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181012A JPH0467643A (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181012A JPH0467643A (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467643A true JPH0467643A (ja) | 1992-03-03 |
Family
ID=16093207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181012A Pending JPH0467643A (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006019118A1 (de) * | 2006-04-25 | 2007-10-31 | Epcos Ag | Element mit optischer Markierung, Verfahren zur Herstellung und Verwendung |
| US7871899B2 (en) | 2006-01-11 | 2011-01-18 | Amkor Technology, Inc. | Methods of forming back side layers for thinned wafers |
-
1990
- 1990-07-09 JP JP2181012A patent/JPH0467643A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7871899B2 (en) | 2006-01-11 | 2011-01-18 | Amkor Technology, Inc. | Methods of forming back side layers for thinned wafers |
| US8643177B2 (en) | 2006-01-11 | 2014-02-04 | Amkor Technology, Inc. | Wafers including patterned back side layers thereon |
| DE102006019118A1 (de) * | 2006-04-25 | 2007-10-31 | Epcos Ag | Element mit optischer Markierung, Verfahren zur Herstellung und Verwendung |
| DE102006019118B4 (de) * | 2006-04-25 | 2011-08-18 | Epcos Ag, 81669 | Bauelement mit optischer Markierung und Verfahren zur Herstellung |
| US8691369B2 (en) | 2006-04-25 | 2014-04-08 | Epcos Ag | Element with optical marking, manufacturing method, and use |
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