JPH0466132B2

JPH0466132B2 -

Info

Publication number: JPH0466132B2
Application number: JP21763484A
Authority: JP
Inventors: Norihide Kinugasa
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-10-17
Filing date: 1984-10-17
Publication date: 1992-10-22
Also published as: JPS6196827A

Description

【発明の詳細な説明】産業上の利用分野本発明は単一のクロツクを用いて、かつ単一の
クロツクエツジで入力クロツクの1.5倍のカウン
ト動作を行なわすことができるバイナリーカウン
タに関するものである。DETAILED DESCRIPTION OF THE INVENTION FIELD OF INDUSTRIAL APPLICATION The present invention relates to a binary counter that uses a single clock and can perform a counting operation 1.5 times the input clock with a single clock.

従来例の構成とその問題点従来、この種のバイナリーカウンタは第１図に
示すように構成されている。１がクロツク入力信
号、３がクロツク信号を２分の１分周する1/2分
周器で、ゲート１０，１１でクロツク信号１から
２相のクロツク（周波数は半分）を作成し、一方
は４〜８のフリツプフロツプの各単位ステージを
縦続接続したバイナリーカウンタ９の初段のフリ
ツプフロツプ４のクロツク入力端子に接続し、他
の一方は、これを第１の入力とし、ゲート１１の
出力を第２の出力とするEX−NORゲート１２を
介して前記バイナリーカウンタの最下位側から２
段目のフリツプフロツプ５のクロツク入力端子に
接続されている。Conventional Structure and its Problems Conventionally, this type of binary counter has been structured as shown in FIG. 1 is a clock input signal, 3 is a 1/2 frequency divider that divides the clock signal by half, and gates 10 and 11 create a two-phase clock (half the frequency) from clock signal 1; It is connected to the clock input terminal of the flip-flop 4 at the first stage of a binary counter 9 in which each of the unit stages of flip-flops 4 to 8 are connected in cascade. 2 from the lowest side of the binary counter via the EX-NOR gate 12 to be output.
It is connected to the clock input terminal of the flip-flop 5 in the second stage.

以上のように構成された従来のバイナリーカウ
ンタについてその動作を第２図で示したタイムチ
ヤートを参照しながら説明する。１ａ，３Ｑ，１
０ａ，１１ａ，１２ａは、クロツク信号入力端
子、1/2分周器３、ANDゲート１０，１１、EX
−NORゲート１２の各出力信号波形である。
ANDゲート１０，１１の出力にはクロツク入力
信号１ａのパルスがひとつ置きに欠けた（周波数
半分）位相差180゜の信号が出力され、ANDゲー
ト１０の出力はバイナリカウンタ９の初段のフリ
ツプフロツプ４のクロツク入力となり、一方ゲー
ト１１の出力は、フリツプフロツプ４の非反転出
力がハイレベルの時はその反転出力がゲート１２
の出力にあらわれ、ローレベルの時はその非反転
出力がゲート１２の出力にあらわれる。すなわ
ち、本来のクロツク入力信号の２周期の間にバイ
ナリーカウンタ９の最下位側のフリツプフロツプ
４と最下位側から２段目のフリツプフロツプ５に
それぞれ１回ずつクロツク信号が入力され、バイ
ナリーカウンタ９は、クロツク信号が２周期の間
に３カウント行なつたことになる。すなわち、本
来のクロツク信号の1.5倍カウントを行なつてい
ることになる。 The operation of the conventional binary counter configured as described above will be explained with reference to the time chart shown in FIG. 1a, 3Q, 1
0a, 11a, 12a are clock signal input terminals, 1/2 frequency divider 3, AND gates 10, 11, EX
- Each output signal waveform of the NOR gate 12.
The AND gates 10 and 11 output a signal with a phase difference of 180° in which every other pulse of the clock input signal 1a is missing (half the frequency). On the other hand, when the non-inverted output of flip-flop 4 is at a high level, the inverted output of gate 11 becomes the clock input.
When it is at low level, its non-inverted output appears at the output of gate 12. That is, during two periods of the original clock input signal, the clock signal is input once each to the flip-flop 4 on the lowest side of the binary counter 9 and the flip-flop 5 on the second stage from the lowest side, and the binary counter 9 This means that the clock signal has performed three counts in two periods. In other words, the count is 1.5 times the original clock signal.

しかしながら、上記のような構成においては、
バイナリーカウンタ９の初段のフリツプフロツプ
４の出力状態により、２段目のクロツク入力のア
クテイブエツジが変化し、本来のクロツク入力の
アクテイブエツジと一致する（４Ｑがローレベル
時）時と一致しない時（４Ｑがハイレベル時）が
生じ、このカウンタ出力をデコードして次の一連
の動作をさせる場合にさまざまな不都合が発生す
るという問題点を有していた。 However, in the above configuration,
Depending on the output state of the flip-flop 4 in the first stage of the binary counter 9, the active edge of the second stage clock input changes, and sometimes it matches the active edge of the original clock input (when 4Q is at low level) and when it does not match (4Q is at low level). (when the counter output is at a high level), and when this counter output is decoded to perform the next series of operations, various inconveniences occur.

発明の目的本発明の目的は、単一のクロツク信号を用い、
かつ単一のクロツクエツジで入力クロツクの1.5
倍のカウント動作を可能とするバイナリーカウン
タを提供することである。OBJECTS OF THE INVENTION It is an object of the invention to use a single clock signal to
and 1.5 of the input clock with a single clock
An object of the present invention is to provide a binary counter that enables double counting operation.

発明の構成本発明のバイナリーカウンタは、少なくとも初段目と、２段目のフリツプフロツ
プ（以下、FFという）とを有し、複数のFFを縦
続接続して構成され、クロツク信号をカウントす
るバイナリーカウンタ、前記クロツク信号を極性反転した反転信号をク
ロツク入力信号とし、反転信号を２分の１分周す
る1/2分周器、前記初段目FFのＱ出力の第１の出力レベルで
リセツトされ、前記クロツク信号でセツトされる
RS・FFを有し、前記初段目FFのＱ出力が第２
の出力レベルになることで禁止が解除され、次の
１回目のクロツク信号のみを第１の信号として出
力する論理回路、前記1/2分周器のＱ出力が第１の出力レベルの
時に前記クロツク信号をカウントし、前記1/2分
周器のＱ出力が第２の出力レベルの時にクロツク
入力が禁止される前記初段FF、前記1/2分周器のＱ出力が第２の出力レベルと
前記クロツク信号とが一致した信号を第２の信号
とし、前記第１、第２の信号の双方をクロツク入
力としてカウント動作する前記２段目FFを備え
た構成であり、これにより単一クロツク信号を用
い、かつ単一クロツクエツジで1.5倍のカウント
動作を行なわせることを可能とするものである。Structure of the Invention The binary counter of the present invention includes at least a first-stage flip-flop and a second-stage flip-flop (hereinafter referred to as FF), and is configured by cascading a plurality of FFs, and counts a clock signal. a 1/2 frequency divider which takes an inverted signal obtained by inverting the polarity of the clock signal as a clock input signal and divides the frequency of the inverted signal by half, and is reset at the first output level of the Q output of the first stage FF; Set by clock signal
RS・FF, and the Q output of the first stage FF is the second stage FF.
When the output level of the 1/2 frequency divider reaches the first output level, the inhibition is released and the next clock signal is output as the first signal. The first stage FF counts clock signals and inhibits clock input when the Q output of the 1/2 frequency divider is at the second output level, and the Q output of the 1/2 frequency divider is at the second output level. The second stage FF is configured to take a signal that matches the clock signal as a second signal, and perform a counting operation using both the first and second signals as clock inputs. This makes it possible to perform a 1.5-fold counting operation using signals and a single clock.

実施例の説明以下、本発明の一実施例について図面を参照し
ながら説明する。第３図は本発明の一実施例にお
けるバイナリーカウンタの構成図を示すものであ
る。なお、第１図と同一のものについては同一の
符号をつけて説明を省略する。NANDゲート１
４，１５は、入力端と出力端が互いにクロツクカ
ツプリングされたRS・FFであり、リセツト入力
端であるNANDゲート１４の一方の入力は初段
目FF４のＱ出力に接続され、セツト入力端であ
るNANDゲート１５の一方の入力は入力端子１
のクロツク信号が入力される。このRS・FFと
ANDゲート１３で構成される論理回路は、初段
目FFのＱ出力が第１の出力レベル（ローレベル）
の時、ANDゲート１３の動作が禁止され、出力
がローレベルを維持する。そして、初段目FFの
Ｑ出力が第２の出力レベル（ハイレベル）の時、
ANDゲート１３の禁止が解除され、次の１回目
のクロツク信号のみを第１の信号として、AND
ゲート１３の出力端に出力する。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 shows a block diagram of a binary counter in one embodiment of the present invention. Components that are the same as those in FIG. 1 are given the same reference numerals and their explanation will be omitted. NAND gate 1
4 and 15 are RS/FFs whose input ends and output ends are clock-coupled to each other, and one input of the NAND gate 14, which is the reset input end, is connected to the Q output of the first stage FF4, and the set input end is connected to the Q output of the first stage FF4. One input of the NAND gate 15 is input terminal 1
A clock signal is input. With this RS・FF
In the logic circuit composed of the AND gate 13, the Q output of the first stage FF is the first output level (low level).
At this time, the operation of the AND gate 13 is prohibited and the output maintains a low level. Then, when the Q output of the first stage FF is at the second output level (high level),
The inhibition of the AND gate 13 is released, and only the next first clock signal is used as the first signal, and the AND gate 13 is disabled.
It is output to the output terminal of gate 13.

そして、ANDゲート１１は、1/2分周器３のＱ
出力が第２の出力レベル（ハイレベル）の時、入
力端子１のクロツク信号を第２の信号として出力
し、ORゲート１６は前記第１、第２の信号の双
方を２段目FF５のクロツク入力端CKに与える構
成となつている。 And the AND gate 11 is the Q of the 1/2 frequency divider 3.
When the output is at the second output level (high level), the clock signal of input terminal 1 is output as the second signal, and the OR gate 16 outputs both the first and second signals as the clock signal of the second stage FF5. The configuration is such that it is applied to the input terminal CK.

以上のように構成された本実施例のバイナリー
カウンタについて以下その動作を説明する。第４
図は第３図示回路のタイムチヤートであり、１ａ
はクロツク信号入力端子１に供給されるクロツク
信号、３Ｑはフリツプフロツプ３の非反転出力、
１０ａ，１１ａはANDゲート１０，１１の出力
信号、４Ｑ，５Ｑ，６Ｑ，７Ｑ，８Ｑはフリツプ
フロツプ４，５，６，７，８のそれぞれの非反転
出力Ｑの信号、１４ａ，１５ａは、クロスカツプ
リングされたNANDゲート対のそれぞれの出力
信号、１３ａはANDゲート１３の出力信号であ
る。第１図の従来例との差異はゲート１１の出力
のクロツク（本来のクロツクパルスのひとつ置き
に欠けた、波形で周波数は半分）をその極性を変
えることなく、バイナリーカウンタ９の最下位か
ら２段目のフリツプフロツプ５のクロツクとして
供給し、かつ、初段のフリツプフロツプ４の出力
のアクテイブエツジの発生により２段目のフリツ
プフロツプ５のクロツクを供給していることであ
る。 The operation of the binary counter of this embodiment configured as described above will be explained below. Fourth
The figure is a time chart of the third illustrated circuit, 1a
is the clock signal supplied to clock signal input terminal 1, 3Q is the non-inverting output of flip-flop 3,
10a and 11a are output signals of AND gates 10 and 11; 4Q, 5Q, 6Q, 7Q, and 8Q are signals of non-inverting outputs Q of flip-flops 4, 5, 6, 7, and 8; 14a and 15a are cross-cup output signals; The output signal of each of the ringed NAND gate pairs, 13a, is the output signal of the AND gate 13. The difference from the conventional example shown in FIG. The second flip-flop 5 is supplied as a clock to the first flip-flop 5, and the second flip-flop 5 is supplied with a clock upon generation of an active edge of the output of the first flip-flop 4.

例えば時刻t₁から時刻t₅までのクロツク信号２
周期の間にバイナリーカウンタ９の最下位側のフ
リツプフロツプ４と２段目のフリツプフロツプ５
にそれぞれ１回ずつクロツク信号が入力され、バ
イナリーカウンタ９はクロツク信号２周期の間に
３カウント行なつている。時刻t₅からt₉までの動
作も同様である。 For example, clock signal 2 from time t ₁ to time t ₅
During the cycle, the lowest flip-flop 4 and the second flip-flop 5 of the binary counter 9
A clock signal is inputted once to each of the clock signals, and the binary counter 9 performs three counts during two periods of the clock signal. The operation from time t ₅ to t ₉ is similar.

以上の説明から明らかなように、バイナリーカ
ウンタ９は、単一のクロツク入力信号の単一アク
テイブエツジで1.5倍のカウントを行なつている。
なお、上の実施例では、一致ゲートとして１０，
１１，１３にANDゲート、１４，１５にNAND
ゲート、１６にORゲートを用いたが、論理を変
換すれば他の一致ゲートを用いることもできる。 As is clear from the above description, the binary counter 9 counts 1.5 times with a single active edge of a single clock input signal.
Note that in the above embodiment, the coincidence gates are 10,
AND gates on 11 and 13, NAND on 14 and 15
Although an OR gate is used for gate 16, other matching gates can be used by converting the logic.

発明の効果以上の説明からも明らかなように、本発明は、
フリツプフロツプと一致ゲートとを用いて、単一
のクロツク信号を用い、かつ単一のアクテイブエ
ツジで前記クロツク信号の1.5倍のカウント動作
を行なわせることにより、バイナリーカウンタの
出力を取扱いを通常カウント動作のバイナリーカ
ウンタの場合と同じ様にできるという優れた効果
が得られる。Effects of the Invention As is clear from the above explanation, the present invention has the following effects:
By using a flip-flop and a match gate, using a single clock signal and having a single active edge perform a count operation of 1.5 times the clock signal, the output of the binary counter can be handled in a manner similar to that of a normal count operation. An excellent effect can be obtained in that it can be done in the same way as in the case of a binary counter.

[Brief explanation of the drawing]

第１図は従来のバイナリーカウンタの構成図、
第２図は、第１図の各部の信号波形図、第３図は
本発明の一実施例におけるバイナリーカウンタの
構成図、第４図は第３図の各部信号波形図であ
る。１……クロツク信号入力端子、２……インバー
タ、３〜８……フリツプフロツプ、９……バイナ
リーカウンタ、１０，１１，１３……ANDゲー
ト、１２……EX−NORゲート、１４，１５……
NANDゲート、１６……ORゲート。 Figure 1 is a configuration diagram of a conventional binary counter.
2 is a signal waveform diagram of each part in FIG. 1, FIG. 3 is a block diagram of a binary counter in an embodiment of the present invention, and FIG. 4 is a signal waveform diagram of each part in FIG. 3. 1... Clock signal input terminal, 2... Inverter, 3 to 8... Flip-flop, 9... Binary counter, 10, 11, 13... AND gate, 12... EX-NOR gate, 14, 15...
NAND gate, 16...OR gate.

Claims

[Claims] 1. A binary counter that has at least a first-stage flip-flop and a second-stage flip-flop (hereinafter referred to as FF), is configured by cascading a plurality of FFs, and counts a clock signal; A 1/2 frequency divider which takes an inverted signal whose polarity is inverted as a clock input signal and divides the frequency of the inverted signal by half, which is reset at the first output level of the Q output of the first stage FF and is set
RS・FF, and the Q output of the first stage FF is the second stage FF.
a logic circuit that releases the inhibition when the output level reaches the output level of the clock signal, and outputs only the next first clock signal as the first signal; The clock signal is counted and the 1/
the first stage FF in which clock input is prohibited when the Q output of the 1/2 frequency divider is at the second output level; the second output level of the Q output of the 1/2 frequency divider and the clock signal match; A binary counter comprising the second stage FF which uses the signal as a second signal and performs a counting operation by using both the first and second signals as clock inputs.