JPH0461282A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明は、簿膜トランジスタを用いた′電気的（−書込
み・消）、が可能な薄膜トランジスタメ（りに関゛する
１、 ［従来の技術］ 電気的に書込占消去が可能なＥＥＰＲＯＭｔｊ、Ｍ　Ｎ
　ＯＳ型構造と、フローティングゲート型構造がある。

何れも、書込み／消去にトンネル効果（ｔ、ｕｎｎｅｌ
　ｅｆｆｅｃｔ、）を用いるため、書込み／消去電流が
極めて小さい。そのため、このＥＥ　Ｅ　Ｆ　ＲＯＭを
データメモリとして電子手帳等の電子機器に使用した場
合、全ビット同時に消去するモードや、ページ単位の書
込み／消去など多機能な電子機器が開発できる。

ＭＮＯ３型メ千リセルは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲー
ト酸化膜を、ごく薄い酸化膜（〜２０人）と窒化膜（〜
５００人）の二重層構造に置き換えへト”ＥＴであり、
金属−窒化物一酸化物一半導体（Ｎ・１Ｎ０Ｓ）構造Ｆ
　Ｅ　Ｔである。第１３図は１１チャネ刀２Ｍ　Ｎ　Ｏ
Ｓメモリセルの断面構造な示１図である１、第１３図に
示すようにＭ　Ｎ　ＯＳメモリ１は、ｒｌ型８１基板２
に例えばボロン（Ｂ）を堆積後熱拡散させてｐ−ｖｅｌ
１３を形成し、その後リン（＋’）を打ち込んでソース
、ドし・インどなる１１＋拡散層４．５を形成する。そ
の後、その上に例えば熱酸化によって薄いＳｉｎ、酸化
膜６を堆積し、制御ゲー　ト１２（後述）の真下のみを
残して除去する。

次いで、絶縁層７、選択ゲート８、分離ゲート９、絶縁
層１０、シリコン窒化膜］１およびメモリゲート（制御
ゲー）−）１２を形成イる。

このｈ〆１１’、ＩＯＳメモリ１でのデータの書込みは
、ｒ１＋１＋拡散から窒化膜１１へ薄い酸化膜６を逆シ
フ１ｉ′ｆ−（あるいは正孔）をトンネリングで送り込
むことにより行なわれる。窒化膜１１中に移ったキャリ
アのうち、酸化膜−窒化膜界面や窒化膜ｌＪ中に存在す
る深いエネルギレベル（トラップ）にとらえられたもの
が、データの保持に寄与する。

窒化膜１１中には、電子に対するトラップのみならず正
孔に対するｌ・ラップも存で１−４るごどが知られてお
り、選択ゲート・８の電圧を負にり、　”Ｃｒ１孔のト
レネリングによって書き込むこともｌ１ｉＪ能である。

なお、書込みには、２１〕ｖ程度の電圧パルス（〜１０
ｍ５ｅｃ・）を印加する１、このようにして、みき込ま
れ’ｒ：：、　Ｍ　Ｎ　（’）　８メ千り１は高いスし
・ツシフ９几ド電圧を持つようになる。

一力゛、Ｍ　Ｎ　ＯＳメモリ］のデータの？）づ去は、
書き込みと逆極性の電圧パルスを選択ゲーｌ−８１−加
えることＧ２．よて）で行なう。コネルギレベル（：ど
１））えｌ：）わているキ〜・リアを追い出す必要があ
るため、書ぎ込みパルスよＵ高圧で幅の広いパルス（例
λば一：３０　ｖ、　　］　Ｏ０ｍ５ｃ・ｓ）を加える
必要がある。

第１４図はｐ−ｗｅ３１１３を利用したＭ　Ｎ　ＯＳメ
モり〕の書込み／消去駆動方法を示す図であり、第１４
図（Ａ）はＭ　Ｎ　ＯＳメモリｌの等価回路を示し、で
いる。図中、Ｖ　Ｆ）は書込み／消去電圧を、＼／’　
ＯＮは選択ゲートが開く電圧も示すも、のとすると、各
電極に印加する電圧によって第１４図（Ｂ）〜（Ｆ　）
に示すような書込み／消去制御が実現する。

［発明が解決しようとする課題］ しかしながら、このような従来のト二Ｅ　Ｐ　ＲＯＭに
あっては、Ｓｉ基板２内にｐ−ｗｅ　ｌ　ｌ　３を形成
し、、そのト、にＭ、　Ｎ　（、）　Ｓ構造のメモリゲ
ート１２を有するｎｅｈトランジスタを形成（１，てメ
ーモリトランシ゛スタを構成していたため、あくまでＭ
ＯＳトランジスタ製造］二程技術の延長上のものにすぎ
ず、ｐ−ｗｅｌ１３等の拡散領域を形成する必要がある
ため大面積化することは困難であ−っだ。

また、書込み／消去時の駆動方法−・しては第１４図に
示したようにソース・ドレインと選択ゲート８、メモリ
ゲート】２の他にｐ−ｗｅｌ、１３の電位なも利用゛す
るため電極数も多く、制御も抜性であるという問題点が
あった。

本発明の目的は、製造”ニー程を大幅に減少させるとと
もに、高集積化および低コスト化を図ることができる簿
膜トランジスタを用いた薄膜トランジスタメモリ構造を
提供するごとにある。

［課題を解決するための手段］ 本発明による簿膜トランジスタメモリは上記目的達成の
ため、絶縁性基板［１に形成されたｆ、導体層と、この
半導体層に電気的に接続されブ三ソース電極及びトレイ
ン電極と、書込みの選択／非選択を制御する選択電圧が
印加される選択ゲート型棒と、所定のキャリアを移動さ
せるゲート電圧が印加されるメモリゲート電極とを備え
た薄膜ｌ・ランジスタメモリであって、前記選択ゲート
電極と、前記ソース電極及びドしイン電極と、ｆｆ１ｉ
ｊ記半導体層とからなる選択トランジスタは、前記半導
体層のチャネ刀５部をノー１チヤネル動作するように制
御されるとともに、前記メモリゲート電極と、前記ソー
ス電極及びドレイン電榛と、前記半導体層どからなるメ
モリトランジスタは、前記半導体層のチャネル部に印加
する電界の方向によって両ｙ“ヤネル動作するように制
御されている。

［作用］ 本発明の薄膜トランジスタメ王りは、選択トランジスタ
が片チャネル動作のみすることとなり、非選択時にデー
タが変動するのを防止することができ、また、メモリト
ランジスタは両チャネル動作するため逆側キャリア′の
注入を効率よく行な・うことができる。また、ソース電
極、ドし４イ゛／１１！極、選択ゲート電極およびメモ
リゲート電極の４端ｔだけでメモリアレイ内部を電気的
に選択的にＩ）込み／消去することがｉｉＪ能になる４
、［実施例］ 以Ｆ、本発明を図面に基づいて説明する。

第１図〜第１２図は本発明に係る薄膜ｌ・ラン２ジスタ
メ千りの第１実施例右示ず図であ（・）、第１図〜第５
図は薄膜トランジスタメモリの製造工程図である。

この実施例では、片チャネル動作をす゛る選択用薄膜ト
ランジスタとしてニー」ブラサー型構造を採用し、両チ
ャネル動作をするメモリ用薄膜トランジスタとしてスタ
ガー型構造を採用し７た例を示しでいる。

まず、第１図に示すよ一″）に、ガラス等からなる絶縁
性基板２１上に例えばクロム（（’、＋ｌからなる導電
層と、リン（Ｉ））又は砒＃（Ａｓ）をドーピングし、
た１２層、ポリシリコン（ｐＯｌｙ−３ｉ、　）等か１
らなるズーミッグコシタクト用半導体層とを順次堆積し
、プラズマエツチング等によってパタニングしてソース
電極２２および：７ンタクト層２：３を形成する。

次いで、第２図に示すようにソース電極２２か形成され
た絶縁性基板２１１−にアモルファスシリ：コン（ａ−
３ｉ）層ど、電荷蓄積機能のある窒化シリ°ｒノ（Ｓ　
ｉ、Ｎ、）　２５　ａとを連続し、て薄く（１００人程
程度堆積した後パターニングして半導体層２４を形成す
る２、 次いで、第：３図に示すように前記窒化シリ−■ン２５
ａを後述づるメモリゲート電極２９に対向号るところだ
りを残すようにエツチングしてメモリ窒化膜２；〕を形
成し７、さらにト、記半導体層２４Ｉ。

に１１＋層、ポリシリコン層（ｐｏｌｙ−８ｉ　）等か
らなるオーミックコンタクト用半導体層と、クロス、＼
（Ｃｒ）からなる導電層とを順次堆積した後パタニング
してドレイン電極２６およびコン・タクト層２７を形成
する。この場合、リンドープしたポリシリコン（ｐｏｌ
ｙ　−Ｓ　ｉ　）をコンタクト層２；３゜２７とし、で
用いると、Ｙ）チャンネル、ｎチャンネルどちらの伝導
に対してもメモリの書込／消去の妨げどなる程のバリア
にならないものが得られる。

次いで、第４図に示すようにドしイシ電極２６が形成さ
れた半導体層２４の全面に且って化学量論比の窒化シリ
コンからなるメモリゲート絶縁膜２８ａを堆積し、その
上にクロム等の導電層を堆積した後パターニングしてメ
モリトランジスタ゛１”ｒｌｏのメモリゲート電極２９
を形成する。この場合、メモリゲート電極２９は、前記
メモリ窒化膜２５と対向する位置に形成される、１次い
で、第５図に示すように、メモリゲート電極２９が形成
されたメモリゲート絶縁膜２８　ａの全面に亘ってプラ
ズマＣＶＤ法等により前記メモリゲート絶縁膜２８ａと
同一の化学量論比の窒化シリコンからなる選択ゲート絶
縁膜２８Ｆ）を形成する。そし５．て、■−記メモリゲ
ート絶縁膜２８ｉ−１と選択ゲート絶縁膜２８ｔ）どか
らなるゲート絶縁膜２８士、にクロム等からなる導電層
を堆積し、パタニングし５−ご選択ゲート電極：３０を
形成して薄膜トランジスタメモリを完成する。なお、メ
モリ窒化膜２５の４二にゲート絶縁膜２８を順次堆積さ
せるにあたって、メモリ窒化膜２５、ゲート絶縁膜２８
、の両膜ともシリコン窒化膜にしているのでプラズマＣ
Ｖ　ｎ）法による堆積に際し、その流量の組成比率（シ
ラン（Ｓ　ｉ　Ｈ，）　、アンモニア（ＮＨ４）、稀釈
用窒素（Ｎ）等の比率）のみを変えることによって一連
の工程で容易に実現することができる。

上記のようにして製造された薄膜トランジスタメモリは
、選択ゲート−電極３０、ゲート絶縁膜２８、ドレイン
電極２６、ソース電極２２および半導体層２４とでコブ
ラブ−構造３１の選択トランジスタ１−、　ｒ　１１を
構成し、メモリゲート電極２９、メモリ窒化膜２５、半
導体層２４、ドレイン電極２６およびソース電極２２と
でスタガー構造３２のメモリトランジスタ゛ｒｒｌＯを
構成している。

つまり、この薄膜トランジスタメモリは、スタガー構造
のメモリトランジスタＴｒｉｏのＬにコプ５−１−−構
造の選択トフシシスタ′丁ｒｌｌを積層しデー構造とな
、っている。

第６図」）Ｊ゛が第゛１図はス１−リトランジスタＴ　
ｒ〕０と選択ｌ・ラシシスタＴｒ　１１か１つのメモリ
七ルで・構成され、力薄股トフンＳ゛スタメモ１］の〜
゛Ｇ■１）（デー　（・電圧−ドしイン電流）特性をボ
４図であり、第（３図は選択トランジスタＴＩ・１１（
７）ＶＧ−Ｉｐ特性を、第゛ｉ図はメモリ［・シ゛／′
ジスタＴ　ｒ　］、　０の＼、”　Ｇ　−””’　Ｉ　
Ｄ特性をそれぞれ示し、でいる。

コブラカー構造３１からなる選択ｌ・ランシ、ｌ夕゛１
”ｒ　１１は第１３図に示すようにｒ’ｌデーヤンネル
側で動作し１１、Ｙ〕チャンネル側は電流が流ｔｒない
ようなカットオフ（１，易い特性を壱゛しＣいる。＝、
１１に。４、す、選択ゲ〜　ト側の選択ｌ−ンンジスタ
゛Ｆ１・１１は、選択／非選択動作か容易に行なえる構
造となっている。

力゛、ヌ、タガー構ｊ告；３２からなるメー丁りｌ・ラ
レジスタ′丁丁・１０は第７図に承引ようにス王すデー
ト常極２；身、μソ〜ス電棟＝２２闇の電界の向き［、
Ｊ′り正孔も電子−もキャリアと０５て用いるごとがひ
きる／“−めｒ１升〜・ンネノ（、側と１）チャシネル
側のｉｉ＋５ｆ−ヤネル動作する。ごの場合、す゛／′
ドープしたポリシリコン（ｐｏｌさ・−３ｉ）を口）タ
クト層２　’、３　、２．、、、７して用いているので
、■）チャンネル、　ｉｌｌチャフネルのとぢらの伝導
に対１−／−（もメモすの書込／消火の妨げどなる程の
バリアにな１らない、１従って、以ド（コ゛述べるｄう
（、、−メモリ窒化膜・電極２９とソース電極２２およ
びドレイン電極２６に適当なバイアスを印加するとデ〜
りの消ｉ−書き込みが実現１−る。

次に、第８図および第９図を用いて薄膜トラ〉ジスタメ
−１：りの消去・書込み動作を説４明する、なお、第８
図及び第９図は１つの薄膜トランジスタメモリを示して
いるが、実際にはこれが多数個マトリクス状に形成され
るものである１゜また、第１０図に示すメモリ窒化膜２
５は書込／消去型Ｉ４°ｖ　ｐが印加されたとき正孔）
１＋あるいは電子（・−がトラップさ才１て消去・書込
みが行かね、ｆ′するようメモリ窒化膜２り、デー［・
絶縁膜２８の膜厚等が作成されているものとする。

」［去、 消ｌ：（メ刊り窒化膜２５中〕＼の■゛孔注入）は、第
８図に示す”ようにメモリデ・−１・電極２９（負バイ
フ′スを１−［〕加（５、ソース電極２１冒−正バイノ
′スを印加し７て正孔（第８図ｈ＋参照）をメモリ窒化
ｌ１ｔ２：１中ｊ　）・ラップさせることにより行なう
、例λば、いま、消去づる薄膜層・フンジスタメ王りの
メモリデー　［・π■電極　９　＠　−Ｖ　ｐ　／　２
＊　　ソース電極２２およびドレイン電極２６を＼７　
工）／　２にすると共に、選択ゲート電極３０をメモリ
デー　１−電極２１）と同電位の−Ｖｐ／２にする。す
ると、選択トランジスタ゛Ｊ″ｒｌｌが選択状態どなり
第８図に示すように正孔ｈ＋がメモリ窒化膜２５にトラ
ップされて消去状態となる。

ここで、消去したくない薄膜トランジスタメモリについ
てはメモリゲート電極２９をソース電極２２およびドレ
イン電極２６と同電位の〜ｐ／２にする。ぞして、選択
トランジスタＴｒ　ｌ　１の選択ゲート電極３０に印加
するパイアノ、なメモリデ−１−ｍ１（ｊ２９と同電位
のＶ　ｐ　／　２にし２て選択トランジスタ゛］’　ｒ
　ｌ　ｌを非選択状態にする。これにより、メ１−リド
ラン・ジ゛スタＴ”　ｒ　ｌ　Ｏは選択さ才１ないたσ
〕、メモリトラシＳ・スタＴｒｉｏは影響を受けず消去
され、ない２、 在ｊΔノアも 次に、書込みについて説明する。

書込み（メモリ窒化膜２１５中への電子注入）は、第９
図に示すようにメモリデ・−１・電極２９（、正バイア
スを印加し、ドレイン電極２６に負バイアスを印加炉る
。このとき、ソ・〜スミ極２２はメモリゲート電極２９
ど同電位にしておく１．そして、この薄膜トランジスタ
メモリの書込みの選択／非選択を選択トランジスタＴ　
ｒ　ｌ　１のｎチャンネルＯＮ／○Ｆ　Ｆ動作（選択ゲ
ート電極３０の０Ｎ１０　ＦＦ　）で電子ｅ−の流れを
制御することで行なう。いま、第９図に示すように、メ
モリゲート電極２９ｉ：Ｖｐ／２、トム／イン電極２６
に−Ｖｐ／２、ソース電極２２にＶ　ｐ　／　２を印加
する。そして、選択ゲート電極３０にＶｐ／２を印加す
ると選択！・ランジスタＴｒｌｌが選択状態となり、メ
モリトランジスタボｒ　１．０が選択さ才１て書込みが
行なわれる。

また、選択ゲート電極３０に一−〜’ｐ／２を印加する
と選択［・ランジスタ’ｒ　ｒ　１１が非選択状態どな
りメモリトランジスタＴｒ　１０への書込みが行なわれ
なくなる。

従って、第１１図に示寸ように選択ゲート電極２２を（
”’）Ｎ　（Ｖｐ／２を印加）すると電子（４−がメモ
リ窒化膜２５およびソース電接２２側に流れ、メモリ窒
化膜２５には電子ｅ−がトラップされて書込みが行なわ
れる。

第１０図（Ａ、）、（Ｂ）は」−記のようにし、５て製
造された薄膜トランジスタメモリの等価回路を示してお
り、この等価回路は第１２図（Ｂ）に示１ような選択ト
ランジスタ”Ｉ’　ｒ　１１とメモリトランジスタＴ　
ｒ　１．０とが直列接続された構造であることを表し２
ている。つまり、本願発明の薄膜！・ランジスタメモリ
は、スタガー構造のメモリと−１−ｒ　１０の上にコプ
ラナー構造の選択トランジスタ’ｌ’　ｒ１〕を積層し
た構造であるが電気的動作と（５ては、第１２図（■３
）に示すよ゛うにメモリｌ−ランミ・スタゴ’　ｒ　１
０ど選択［・ラシシスタＴ　ｒ　］　］どがｔｎ：列Ｃ
３接続した構成となる５、 第１１図および第１２図は上記薄膜！・う；ジスタメモ
リを基に構成される消去／書込み回路を示す図であり、
第１０図（Ａ）に示し、た等価回路（Ｊより表している
。なお、２０は上記ｓｇａｈ−ンシシスタメモリである
。

消去の場合には、第１１図に示すように消去しようどす
るメモリゲート電極２９に−゛）ながるメモリデー］・
ライン４１１Ｚ−ｖｐ　／　２を、選択ゲート電極３０
につながる選択ゲートライン４２　Ｉ−ｖｐ／２をそれ
ぞれ印加するとともに、消去（２、ないメモリゲートラ
イン４３および選択ゲートライシ４４にはＶ　ｐ　／　
２をそれぞれ印加し、また、ソース電極２２につながる
データライン４５．４６にＶ　１）／　２、ドレイン電
極２６につながるデータライン４７．４８にＶ　ｐ　／
　２をそれぞれ印加する。

すると、消去しようとするメモリゲートライン４１につ
ながる薄膜トランジスタメモリ２０のゲート−ソース間
の電位差はＶ■）となリライシ単位で一括消去（正孔１
１＋がメモリ窒化膜２５中ヘトラツプ）される。また、
消去したくない薄１１！２　トランジスタメモリについ
てはそのメモリデーＩ・ライン４３にはデータライン４
５〜４８ど同電位のＶ　Ｉ）／２が印加され電位差は０
となるので消去されることはない。

書込みの場合は、第１２図に示すように書込みの選択を
しようとする薄膜トランジスタメモリ２０（同図（ア）
参照）が接続されるメモリゲ・−トライン４１にＶｐ／
２を、選択ゲートライン４２にＶｐ／２をそれぞれ印加
するとともに、非選択の薄膜トランジスタメモリ２０が
接続されるメモリゲートライン４３に〜’ｐ／２を、選
択ゲートライン４４に−Ｖｐ／２をそれぞれ印加する。

また、書込選択の薄膜トランジスタメモリ２０（同図（
ア）参照）が接続されるデータライン４５にＶｐ／２を
、データライン４７に−Ｖ　Ｉ）　／　２をそれぞれ印
加し、非選択の薄膜トランジスタメモリ２０のみが接続
されるデータライン４６．４８に同電位のＶｐ／２を印
加する。すると、選択ゲートライン４２にＶ　ｐ　／　
２が印加（選択トランジスタＴ　ｒ　Ｉ　１のｌ〕ヂャ
ンネル　ＯＮ）され、選択トランジスタゴｒｌｌのドレ
インが接続されるデータライン４７に−Ｖｐ／２が印加
されることで当該選択トランジスタ’ｒｒ　１　］は選
択状態どなり同図（ア）に示す薄膜トランジスタメモリ
２０の書込み（メモリ窒化膜２５への電ｆ　ｅ−注入）
が行なわれる。

一方、同じデータライン４５．４７に接続される薄膜ト
ランジスタメモリ２０（同図（イ）参照）にあっては、
この薄膜トランジスタメモリ２０に接続される選択ゲー
トライン４２に−Ｖｐ／２が印加（選択トランジスタＴ
ｒｌｌのｒ１チャンネルＯＦ　Ｆ　）されるので、当該
選択トランジスタ′ｒｒｌｌは非選択状態となり書込み
が禁止される。

この場合、この同図（イ）に示す薄膜トランジスタメモ
リ２０のメモリトランジスタＴｒｌＯには前のデータが
保持される。

また、データライン４６．４８に接続される薄Ｉｔ’Ｚ
　ｌ”：’　＞　Ｅ、”　２　、’ｊ　％’ｔ　’、、
ｌ　２．０　、　　’２．０　（ｆｉ　Ｌ剛（つ）、（
−）参照）は、−１−々フイニ、４６．４８ｉ　印加さ
、才）る電、「イ・、がメー千す、１ゲー　）・・ライ
シ４３に剛力１１される電圧（Ｖｐ／２）と同電位であ
るかＬ：）選択トラソジλ夕′丁ｒ１１は強制的に０ト
ド 十り）・１，７ンユ・スタ゛］”ｒｌｏｉ−は前のデー
タが保植さ才する、７どとなる。、 従−って、薄膜１・−２ンジスタメ干り２０（同図（ア
）参照）のみ（−書込みがｆｊなわれる−ど（“−なる
。

以上説明したよう（８、選択ｈラシジスタ′工”！１１
は、ＪＡヂャネル（ｎゴヤンネル）＠ｈ作する，すうに
構５父さ才ｌるどどもに、メモリトラン・ミ、ンスタ゛
■”丁１０は、半導体層２・１部（−印加する電顕の方
向によー）で両チャネル（ｎｌヤンネル＋９チヤごネル
）動作するＪンうに構成しているので、選択トランジス
タＴ’　ｒ　ｉ　ｌ　（ｉｌ！ｌでは非選択時にデ　タ
が変動゛するの杏肪什−する７とがで．−覧、まブー、
メモリｌーラン・ジスタ゛Ｉ’　ｒ　１　０側では両ヂ
ャネル動イ１４る／、ど）逆側キャリアの注入を効率．
Ｊ：、　＜　１５なう．−とかできる、１７ｆ、ソース
電極２２、１ぐしイン電極；２（３、選択）ｙ’−１−
　＠榛３　０　Ｂ　、ｌコ−メメエリデー１・＠極２９
の４鋭ｊ　、１″た（１（・メ王りを唱゛７気的（、選
択的に書込，八／・′消去することが可能（′なる。特
（、−、ｊ”ｈ”　ｆヤネノ１（　ｎ−３ヤシネ）ＬＪ
ｊｔ．１１作する選択ｌ・う〕・〕ジ゛入タ１’ｒｌｌ
Ｆｇ込みの選択／′非選択イー行ない、ｉ−）千へ・ン
ネル消去をソース電＃　２　２．どメ１゛リゲ〜ｌ−電
極２０間で・・１］なうよー）（、“しているので、■
）”ヂヤシネハ消去／’　ｒ’ｌヂヘ・ンネル古込みの
Ｑきない従来の構造の薄Ｅｇｈう／・ジスタメ千りむＪ
比べて高速化さセ−ζ）ことがご・きる。１０−、１−
）ザヤシ・ネル消去／丁ｈ　・ｆヤンネル書込みのでき
る構造であっても選択）パノンクノ゛スタＴ１１１で両
ヂ・ヤンネル動作を行なオ）せる使いブ．７′であれば
、選択トランジスタｉ”　ｒ　１　］の非選択電圧（、
幅が牛じ、Ｊ−）ζ−使用電汗もトランジスタ１”ｒ　
］、、　１のスレッシ玉ルド糀圧Ｖ　Ｔ：　ｈ　ｐ　、
　＼”しり、　ｎ以Ｊ−の振幅が要求さ才することとな
るが、本発明の簿膜１・−７〉ジスタメモリでは工）チ
ャシネノシθ）入“１１工を満ノ：ぜば良いため使用電
圧の振幅は小さいものでよい。しかも、選択ゲート電極
３　０とメ壬（）ノ侮−リ・肴↑．極２．．　９　１’
．、ｍ接続さ才する５・）本Ｃ７）ライシがメ［リセル
を横切るだけなので、甲種化ｖ．８・３＼１テ、、さら
に、本実施例ぐは、選択ｌ・−フジ？・スター［’　ｒ
ｌ、　１を：１グーフナー構．ｉｊ畳３１として丁）＝
ｆ゛ヤンオ、ル供Ｕチー・動イ４Ｎ−、、ｒ）千ヤシネ
ル側は電．流が流れないような勾ツトオフ（／Ａい特性
を持つごいる（：Ｉ）で、選択７／非選択動イ１が容易
である，、−・方、メエリ［・、−）：、７ジスタ゛■
”ｒｌｏはメモリゲ−１・電極２，４とソー型棒榛２　
９　Ｖｌの電界の向きにより止孔生１電了もギャリノオ
どして用いることができるため１−）チャンネノ１とｒ
１ヂャンネルの副動作の特性を持っている。１よって、
本実施例の薄膜トランジスタメモリはト；１・〕ＰＲＯ
へ・１と（２て利用することができる。従−〕°（、従
来のように選択トランジスタとメモリトランジスタとが
それぞれ別個に形成されるのではなく、選択トランジス
タＴｒｌｌとメモリトランジスタＴｒ　１　０とが一体
的に構成されることになるため、製造工程を大幅に簡略
化することができるとともに、メモリトランジスタと選
択トランジスタとを−・体止させることによって高集積
化が実現できる。

（−発明の効果］ 本発明に」Ｊ］ば、選択トランジスタは片チ〜・ネ／Ｌ
動作をし、ヌ千りトランジスタは印加する電界の方向に
より両チ・ヤネル動作するよ一゛）（−構成４シ【いる
のて・・、非選択時のデータの変動を１１１１止丈る、
′、どができるととももに、キャリアの注入の効率を高
める．′″′。とがで・き、ソース電極、ド［、メイン
電極、選択ゲ・−１・電極およびメモリデート電極の４
端了だけζで・書込み／消去４゛ることが一Ｔ能になる
７さらに、選択トランジスタおよびメモリトランジスタ
を・体止させることができ、製造Ｊ゛程を大幅番二簡略
化して低」スト化を図るとともに、高集積化が実現でき
る。

【図面の簡単な説明】

第１図〜第１２図は本発明に係る薄膜ｌ・ランジスタメ
モリの〜実施例を示す図であり、第１図〜第５図は薄膜
トランジスタメモリの製造工程図、第６図は選択トラン
ジスタのＶ　ａ　−　Ｉ　ｏ特性図、第７図はメモリト
ランジスタの〜’Ｇ−ＩＤ特性図、第８図は消去時のキ
ャリアの移動を説明するための図、第！〕図は書込み時
のＡ−やリアの移動有膜１明するための図、第１０図は
薄膜［・ラシシスタス千りの等価回路図、第１１図は薄
膜［・”ランシ゛スタメモリの消去動作を・説明づる八
めの回路図、第１：２図は薄膜Ｉ・ラノジスタメモリの
書込み動作を説明するだめの回路図、第１：３図は従来
の薄膜（・ワンジスタメ（りの断面構造を示す図、第１
４図は従来の薄膜ｌ・ランジスタメＴりの駆動力法を示
”４図である。 ”Ｉ”　ｒ　１０　　・・・メモりトランジスタ、’ｒ
　ｒ　１１１、選択１、−１７ンジスタ、２０・・・薄
膜トシンう・スタメｔす、２１・・・絶縁性基板、２２
・・・ソ・−スミ棟逢、２３．２７・・・二１シタクト
層、２４・半導体層、２５．２５ａ・・・メモリ窒化膜
、２６・・・・ドレイン電極、２８・・・・ゲート絶縁
膜、２８ａ・・・メモリゲート絶縁膜、２８　ｂ・・・
選択ゲート絶縁膜、；３０・・・・選択ゲート型棒、；
３１・・コブラブ−構造、３２　・・スタガー構造。 特許出願人　カシオー計算機株式会社 第１０図 （Ａ） （Ｂ） 第 図 Ｖｐ／２ ｐ ／２ 正。 Ｖｐ、。 第 トダ Ｖｐ／２ ｐ ／２ オーＶｐ！２ Ｖつ２ ト 吟 〜

Claims (1)

1. 【特許請求の範囲】 絶縁性基板上に形成された半導体層と、この半導体層に
   電気的に接続されたソース電極及びドレイン電極と、書
   込みの選択／非選択を制御する選択電圧が印加される選
   択ゲート電極と、所定のキャリアを移動させるゲート電
   圧が印加されるメモリゲート電極とを備えた薄膜トラン
   ジスタメモリであって、 前記選択ゲート電極と、前記ソース電極及びドレイン電
   極と、前記半導体層とからなる選択トランジスタは、前
   記半導体層のチャネル部を片チャネル動作するように制
   御されるとともに、 前記メモリゲート電極と、前記ソース電極及びドレイン
   電極と、前記半導体層とからなるメモリトランジスタは
   、前記半導体層のチャネル部に印加する電界の方向によ
   って両チャネル動作するように制御されることを特徴と
   する薄膜トランジスタメモリ。