JPH045746A - アクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、階層型マルチプロセッサシステムにおけるプ
ロセッサ間のアクセス制御装置に関する。

［従来の技術］ 一般的な階層型マルチプロセッサシステムを第４図に示
す。

第４図において、プロセッサｐＨ〜ＰＩ６は、それぞれ
バス１０１〜１０６を介してバスコントローラＢＣＩＩ
〜ＢＣＩ６に接続されている。また、バスコントローラ
ＢＣＩＩにはバス１１２．１１３が接続され、バスコン
トローラＢＣｌ２にはバス＋１２．１２４．１２５が接
続され、バスコントローラＢＣｌ３にはバス１１３．１
３６が接続され、バスコントローラＢＣ１４、ＢＣｌ３
、ＢＣｌ６にはそれぞれバス１２４．１２５．１３６が
接続されている。

バスコントローラＢＣＩＩ〜ＢＣ１６は、それぞれプロ
セッサＦ’ｌｌ〜Ｐ１６のバス１０１〜１０６に対する
アクセス状態を監視し、バス１０１〜１ｏ６、バス１１
２．１１３　、＋２４．１２５　、＋３６の接続、開放
等を制御する。

次に、階層型マルチプロセッサシステムに用いられてい
る従来のバスコントローラの構成を説明する。

第５図には、従来のバスコントローラとして第４図に示
されているバスコントローラのうち、バスコントローラ
ＢＣＩＩの構成を示す。

バスコントローラＢＣＩＩにはバス１０１．１１２及び
１１３が接続されている。バス接続要求判定回路６１．
６２．６３はそれぞれ、バス１０１．１１２．１１３か
らのアクセス状態を監視することにより、他のバスと接
続する要求があるか否かを判定し、必要がある場合には
、バス接続要求信号を要求調停回路６４に送る。

バス接続要求判定回路６１．６２．６３には、他のバス
に接続されたプロセッサの識別情報が予め設定され、例
えば各プロセッサｐＨ〜Ｐ１６がそれぞれ固有のアドレ
スを有する場合には、宛先アドレスにより相手先のプロ
セッサを知ることができる。

要求調停回路６４は、バス接続要求判定回路６１゜６２
．６３からのバス接続要求を調停し、バス接続要求を選
択すると、選択結果に応じてバス１０１及びバス１１２
間、バス＋０１及びバス１１３間、バス１１２及びバス
１１３間に配置された各バッファ６５．６６．６７の開
閉を制御すると共に各バッファ６５．６６．６７におけ
るバス間の信号の流れる方向を制御する。

即ち、各バッファ６５．６６．６７は、要求調停回路６
４の選択結果に応じてバス間に流れる信号の方向を決定
しなければえならない。

次に、上記階層型マルチプロセッサシステムにおいて、
プロセッサＰ１２がプロセッサＰ１３にアクセスし、プ
ロセッサＰ１４がプロセッサｐＨにアクセスするとき、
即ち、プロセッサＰｉｔ及びプロセッサＰ１２間のバス
１１２が重複するときのプロセスについて説明する。

まず、プロセッサＰＬ２がアクセス要求をバス１０２を
介してバスコントローラＢＣｌ２に出力するとともに、
プロセッサＰ１４がアクセス要求をバス１０４を介して
バスコントローラＢＣ１４に出力する。

続いて、バスコントローラＢＣｌ２かバス＋０２．１１
２を接続するとともに、バスコントローラＢＣ１４がバ
ス１０４．１２４を接続する。

そして、バスコントローラＢＣＩＩは、バス１１２．１
１３を接続するが、バス１１２が既にビジーであるので
、プロセッサＰ１４は待機状態になる。

更に、バスコントローラＢＣｌ３がバス１１３．１０３
を接続して、プロセッサＰ１２がプロセッサＰ１３にア
クセスされる。

プロセッサＰ１２のアクセスが終了すると、バスコント
ローラＢＣｌ２、ＢＣｌｌ、ＢＣｌ３のそれぞれは、接
続していたバスを開放し、処理の終了がプロセッサＰ１
２に通知される。したがって、バス１１２が空き状態に
なり、バスコントローラＢＣｌ２がバス！２４．１１２
を接続する。

続いて、バスコントローラＢＣ１１がバス１１２．１０
１を接続し、て、プロセッサＰ１４がプロセッサＰ１１
にアクセスする。そして、プロセッサＰ１４のアクセス
が終了すると、バスコントローラＢＣＩＩ、ＢＣｌ２、
ＢＣｌ４がそれぞれ接続していたバスを開放する。

［発明が解決しようとする課題］ しかしながら、上記従来の階層型マルチプロセッサシス
テムにおけるプロセッサ間のアクセス制御装置では、１
つのアクセス要求が発生すると、そのプロセッサ間のバ
スを占有するので、他のプロセッサがその間待機しなけ
ればならないという問題点かある。

本発明の目的は、上記従来の問題点に鑑み、階層化され
たマルチプロセッサにおいて、複数のアクセス要求を並
列処理することができるアクセス制御装置を提供するこ
とにある。

［課題を解決するための手段］ 本発明の前記目的は、バス間に接続されており特定の方
向にアクセス要求を８力できる複数のバッファと、バス
から出力されたアクセス要求が当該バスと異なるバスへ
のアクセス要求であることを検知して接続要求信号を出
力する第１回路と、該接続要求信号に応じて接続すべき
バスを選択し、当該選択結果に応じて該各バッファの開
閉を制御する第２回路と、該各バッファと該各バスとの
間にそれぞれ接続されておりアクセス要求されたバスの
アクセス状態を記憶する複数のう・ソチ回路とを備えて
おり、記憶されたバスのアクセス状態に応じて次のアク
セス要求を発生すると共に各方向のバスの接続を異なる
バッファでそれぞれ制御して複数のアクセス要求を同時
に並列処理可能としたことを特徴とするアクセス制御装
置によって達成される。

［作用］ 第１回路がバスから出力されたアクセス要求が当該バス
と異なるバスへのアクセス要求であるか否かを検梵して
該異なるバスとの接続要求があるときに接続要求信号を
出力し、第２回路が該第１回路から出力された該接続要
求信号に応じて接続すべきバス接続を選択すると共に、
当該選択結果に応じてバス間に接続されており特定の方
向にアクセス要求を出力できるバッファの開閉を制御し
て、各方向のバスの接続を異なるバッファでそれぞれ制
御し、ラッチ回路がアクセス要求されたノ（スのアクセ
ス状態を記憶して該記憶された）くスのアクセス状態に
応じて次のアクセス要求を発生するので、各バスコント
ローラか、前のノくスコントローラからのアクセス要求
を記憶して次のノくスコントローラに中継し、中継後に
ノくスを切断する。

従って、１つのアクセス要求がノくスラインを占有せず
、複数のアクセス要求を並列処理すること力くできる。

［実施例コ 以下、図面を参照して本発明の詳細な説明する。

第１図は、本発明に係る階層型マルチプロセッサシステ
ムの一実施例におけるバスコントローラの構成を示すブ
ロック図である。

第１図には、第２図に示す階層型に接続されたバスコン
トローラＢＣＩ〜６の１つである）くスコントローラＢ
ＣＩを一例として示す。尚、各ノくスコントローラＢＣ
Ｉ〜６は、同様の構成を有している。

以下、第１図について詳述する前に、第２図の階層型マ
ルチプロセッサシステムの概略を説明する。

プロセッサＰ１〜Ｐ６がそれぞれバス１〜６を介してバ
スコントローラＢＣＩ〜ＢＣ６に接続されている。また
、バスコントローラＢＣＩにはノ（ス１２．１３が接続
され、バスコントローラＢＣ２にはバス１２．２４．２
５が接続され、バスコントローラＢＣ３にはバス＋３．
３６が接続され、バスコントローラＢＣ４、ＢＣ５、Ｂ
Ｃ６にはそれぞれバス２４．２５．３６が接続されてい
る。

バスコントローラＢＣＩ〜ＢＣ６は、それぞれプロセッ
サＰ１〜Ｐ６のバス１〜６に対するアクセス状態を監視
し、バス１〜６、バス１２．１３．２４．２５．３６の
接続、開放等を制御する。例えばプロセッサＰ１がプロ
セッサＰ２をアクセスするときは、バスコントローラＢ
ＣＩがバス１を介してこのアクセス要求を知り、バス１
とバス１２とを接続する。

次いで、バスコントローラＢＣ２がバス１２を介してこ
のアクセス要求を知り、バス１２とバス２とを接続する
。

したがって、プロセッサＰ１は、バス１．１２及び２を
介してプロセッサＰ２に接続され、プロセッサＰ２をア
クセスすることができる。

また、プロセッサＰ１からプロセッサＰ２に対するアク
セスが終了すると、バスコントローラＢＣ１、ＢＣ２が
バス１及びバス１２の接続、バス１２及びバス２の接続
をそれぞれ切り離す。

次に、第１図に示すバスコントローラＢＣＩを詳述する
。

まず、バスコントローラＢＣＩには、バス１．１２．１
３が接続されている。第１回路としてのバス接続要求判
定回路４０．４１．４２はそれぞれ、バス１．１２．１
３からのアクセス状態を検知することにより、他のバス
と接続する要求があるか否かを判定し、必要がある場合
には、バス接続要求信号を第２回路としての要求調停回
路４３に送る。

尚、バス接続要求判定回路４０．４１．４２には、他の
バスに接続されたプロセッサの識別情報が予め設定され
ており、各プロセッサＰ１〜Ｐ６（第２図参照）がそれ
ぞれ固有のアドレスを有する場合には、宛先アドレスに
より相手先のプロセッサを知ることができる。

要求調停回路４３は、バス接続要求判定回路４０．４１
．４２からのバス接続要求に基づいてバス接続要求を選
択すると、その選択結果に応じて、制御信号４４により
バス１及びバス１２間のバッファ４５、制御信号４６に
よりバス１及びバス１３間のバッファ４７、制御信号４
８によりバス１２及びバス１３間のバッファ４９のそれ
ぞれの開閉を制御する。

更に、制御信号５０によりバス１２及びバス１間のバッ
ファ５１、制御信号５２によりバス１３及びバス１間の
バッファ５３、制御信号５４によりバス１３及びバス１
２間のバッファ５５のそれぞれの開閉を制御する。

ラッチ回路Ｌ１は、バス１２及びバス１３からバス１に
対する宛先プロセッサ又は送信データ等のアクセス状態
を記憶する。同様に、ラッチ回路Ｌ２は、バス１及びバ
ス１３からバス１２に対するアクセス状態、ラッチ回路
Ｌ３は、バス１及びバス１２からバス１３に対するアク
セス状態をそれぞれ記憶する。したがって、ラッチ回路
Ｌ１、Ｌ２、Ｌ３が宛先プロセッサ又は送信データ等の
アクセス状態を記憶することにより、アクセス要求を他
のバスコントローラに中継することができ、後述するよ
うに、この中継後、要求調停回路４３は、受信側と送信
側のバスを切断する。

第３図は、上述のバス接続制御装置によるプロセッサＰ
２がプロセッサＰ３にアクセスし、プロセッサＰ４かプ
ロセッサＰ１にアクセスするときのプロセスを説明する
ためのフローチャートである。

ステップＳ１においてプロセッサＰ２がアクセス要求を
バス２を介してバスコントローラＢＣ２に出力するとと
もに、プロセッサＰ４がアクセス要求をバス４を介して
バスコントローラＢＣ４に８カする。

続いてステップＳ２においてバスコントローラＢＣ２が
バス２及びバス１２を接続するとともに、バスコントロ
ーラＢＣ４がバス４及びバス２４を接続スる。この場合
、バスコントローラＢＣ２、ＢＣ４はそれぞれ、バス２
、バス４上のプロセッサＰ２、Ｐ４のアクセス要求をラ
ッチ回路に取りこみ、その旨をプロセッサＰ２、Ｐ４に
通知し、また、取り込んだアクセス要求をバス１２及び
バス２４に出力する。

次いで、ステップＳ３において、バスコントローラＢＣ
Ｉがバス１２上のプロセッサＰ２のアクセス要求をラッ
チ回路に取りこみ、バス１２及びバス１３を接続した後
アクセス要求をバス１３に出力する。

また、バスコントローラＢＣ２かバス２．１２を切断し
、同様にバスコントローラＢＣ４がバス４．２４を切断
する。即ち、バスコントローラＢＣ２、ＢＣ４がそれぞ
れ既にプロセッサＰ２、Ｐ４のアクセス要求を取り込ん
でいるので、バス２及びバス１２間、バス４及びバス２
４間の接続を継続しなくてもよい。

続くステップＳ４では、バスコントローラＢＣ３がバス
１３のプロセッサＰ２のアクセス要求をラッチ回路に取
りこみ、バス１３及びバス３を接続してアクセス要求を
バス３に出力し、プロセッサＰ２がプロセッサＰ３にア
クセスすることができる。

また、バスコントローラＢＣＩがバス１２及びバス１３
を切断すると、バス１２が空き状態になり、バスコント
ローラＢＣ２がバス２４及びバス１２を接続する。

更に、ステップＳ５において、プロセッサＰ２のアクセ
スが終了すると、バスコントローラＢＣ３がバス１３及
びバス３を切断するとともに、バスコントローラＢＣＩ
がバス１２及びバス１を接続するので、プロセッサＰ４
がプロセッサＰ１にアクセスすることができる。

また、バスコントローラＢＣ２かバス２４及びバス１２
を切断する。

そして、ステップＳ６において、プロセッサＰ４のアク
セスか終了すると、バスコントローラＢＣ１がバス１２
及びバス１を切断する。

したがって、上記実施例によれば、プロセッサＰ２、Ｐ
４からのアクセス要求がバスコントローラのラッチ回路
Ｌ１、Ｌ２、Ｌ３に取りこまれ、中継されるので、バス
接続をパイプラインで行うことができ、１つのアクセス
要求が長いパスラインを占有することがなくなる。

［発明の効果コ バス間に接続されており特定の方向にアクセス要求を出
力できる複数のバッファと、バスから出力されたアクセ
ス要求が当該バスと異なるバスへのアクセス要求である
ことを検知して接続要求信号を出力する第１回路と、該
接続要求信号に応じて接続すべきバスを選択し、当該選
択結果に応じて該各バッファの開閉を制御する第２回路
と、該バッファと該バスとの間に接続されておりアクセ
ス要求されたバスのアクセス状態を記憶するラッチ回路
とを備えており、記憶されたバスのアクセス状態に応じ
て次のアクセス要求を発生すると共に各方向のバスの接
続を異なるバッファでそれぞれ制御するので、各バスコ
ントローラが、前のバスコントローラからのアクセス要
求を記憶して次のバスコントローラに中継し、中継後に
バスを切断して、１つのアクセス要求がパスラインを占
有せず、複数のアクセス要求を並列処理することができ
る

【図面の簡単な説明】

第１図は、本発明に係るアクセス制御装置におけるバス
コントローラの一実施例を示すブロック図、第２図は、
本実施例のバスコントローラを用いたアクセス制御装置
の概略を示す図、第３図は、本実施例のアクセス制御装
置の動作を説明するためのフローチャート、第４図は、
階層化されたマルチプロセッサを示す図、第５図は、従
来のバスコントローラの構成を示すブロック図である。 Ｐ１〜Ｐ６・・・プロセッサ、ＢＣＩＩ−ＢＣｌ２・・
・バスコントローラ、ＬＬ、　　Ｌ１２．　　ＬＬ３・
・・ラッチ回路、１２、　１３．　２４．　２５．　３
５・・・バス。

Claims (1)

【特許請求の範囲】
1. 　バス間に接続されており特定の方向にアクセス要求を
   出力できる複数のバッファと、バスから出力されたアク
   セス要求が当該バスと異なるバスへのアクセス要求であ
   ることを検知して接続要求信号を出力する第１回路と、
   該接続要求信号に応じて接続すべきバスを選択し、当該
   選択結果に応じて該各バッファの開閉を制御する第２回
   路と、該各バッファと該各バスとの間にそれぞれ接続さ
   れておりアクセス要求されたバスのアクセス状態を記憶
   する複数のラッチ回路とを備えており、記憶されたバス
   のアクセス状態に応じて次のアクセス要求を発生すると
   共に各方向のバスの接続を異なるバッファでそれぞれ制
   御して複数のアクセス要求を同時に並列処理可能とした
   ことを特徴とするアクセス制御装置。