JPH0455959A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0455959A JPH0455959A JP2167712A JP16771290A JPH0455959A JP H0455959 A JPH0455959 A JP H0455959A JP 2167712 A JP2167712 A JP 2167712A JP 16771290 A JP16771290 A JP 16771290A JP H0455959 A JPH0455959 A JP H0455959A
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- JP
- Japan
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- memory
- cache memory
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- 230000015654 memory Effects 0.000 claims abstract description 115
- 238000000034 method Methods 0.000 claims abstract description 65
- 238000010586 diagram Methods 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンビーータシステム等の高速データ処理の
ために用いられるキャッシュメモリを用いた記憶装置に
関する。
ために用いられるキャッシュメモリを用いた記憶装置に
関する。
従来の技術
］ンピュータを高速化するためには、演算装置は主記憶
からの読み出し、書き込みを高速化する必要がある。こ
のためにはアクセスタイムの短いメモリが必要となる。
からの読み出し、書き込みを高速化する必要がある。こ
のためにはアクセスタイムの短いメモリが必要となる。
しかし高速のメモリ素子は一般に高価で容量も小さい。
しかも、演算装置とメモリ間の距離が長いと、そのだめ
の信号伝送時間の遅れを生ずるためアクセスタイムは短
くならない。このため高速メモリの効果を発揮するため
演算装置の内部か、極近くにメモリを置く必要がある。
の信号伝送時間の遅れを生ずるためアクセスタイムは短
くならない。このため高速メモリの効果を発揮するため
演算装置の内部か、極近くにメモリを置く必要がある。
このような条件を満たすものとして高速小容量のキャッ
シュメモリと中速大容量の主記憶とを階層構造で使用す
るキャッシュメモリ方式が広く採用されている。この動
作は、主記憶からデータを読み出すときに目的のデータ
だけでなく、その前後データも一緒に読み出してキャッ
シュメモリに入れ、次のデータにアクセスするときに、
それがすでにキャッシュメモリ中に存在しているか否か
まず調べてキャッシュメモリにあれば、それを読み出し
、なければ主記憶にアクセスして、目的のデータを含む
ブロックを読み出してキャッシュメモリ中に格納する。
シュメモリと中速大容量の主記憶とを階層構造で使用す
るキャッシュメモリ方式が広く採用されている。この動
作は、主記憶からデータを読み出すときに目的のデータ
だけでなく、その前後データも一緒に読み出してキャッ
シュメモリに入れ、次のデータにアクセスするときに、
それがすでにキャッシュメモリ中に存在しているか否か
まず調べてキャッシュメモリにあれば、それを読み出し
、なければ主記憶にアクセスして、目的のデータを含む
ブロックを読み出してキャッシュメモリ中に格納する。
あるデータの近傍のデータが次にアクセスされる可能性
が大きいのでブロック（目的データの前後を含むデータ
）でキャッシュメモリに格納しておくことにより次に目
的とするデータがキャッシュメモリ中にある確率は大き
くなる。またキャッシュメモリが一杯になシ新しいブロ
ックを入れたい時は、いずれかのブロックを選択して追
い出した後、新しいブロックを格納する。この追い出す
ブロックの選択アルゴリズムには種々あるが、よく用い
られるのはＬＲＵ（１ｅａｓｔ ｒｅｃｅｎｔｌｙ ｕ
ｓｅｄ）方式である。
が大きいのでブロック（目的データの前後を含むデータ
）でキャッシュメモリに格納しておくことにより次に目
的とするデータがキャッシュメモリ中にある確率は大き
くなる。またキャッシュメモリが一杯になシ新しいブロ
ックを入れたい時は、いずれかのブロックを選択して追
い出した後、新しいブロックを格納する。この追い出す
ブロックの選択アルゴリズムには種々あるが、よく用い
られるのはＬＲＵ（１ｅａｓｔ ｒｅｃｅｎｔｌｙ ｕ
ｓｅｄ）方式である。
次に第３図〜第５図を用いてキャッシュメモリについて
説明する。
説明する。
第３図はプロセッサを１含有する場合に多く採用される
記憶装置を示す。ＣＰＵ１はプログラムを実行するため
、必要なデータをまず仮想キャッシュメモリ５で捜し、
この中にあればこれを使用し、なければ主記憶メモリ３
よシ読み出し仮想キャッシュメモリ５に格納する。ＭＭ
Ｕ （メモリ・マネジメント・ユニット）２は、ＣＰＵ
１で用いる論理アドレスを物理アドレスに変換したシ、
また、主記憶メモリ３と２次記憶メモリ４とのデータの
出入れとか主記憶メモリ３のアクセス管理等を行う。
記憶装置を示す。ＣＰＵ１はプログラムを実行するため
、必要なデータをまず仮想キャッシュメモリ５で捜し、
この中にあればこれを使用し、なければ主記憶メモリ３
よシ読み出し仮想キャッシュメモリ５に格納する。ＭＭ
Ｕ （メモリ・マネジメント・ユニット）２は、ＣＰＵ
１で用いる論理アドレスを物理アドレスに変換したシ、
また、主記憶メモリ３と２次記憶メモリ４とのデータの
出入れとか主記憶メモリ３のアクセス管理等を行う。
キャッシュメモリは、上述したように出来るだけ使用者
であるＣＰＵＩに近い所に置かれた方がよい。ところで
、主記憶メモリよシも犬き々アドレス空間を用いる仮想
記憶システムを用いる場合、ＣＰＵは論理アドレスを用
い主記憶メモリは物理アドレスを用いる。このため、Ｃ
ＰＵの近傍に置かれるキャッソユメモリも論理アドレス
を用いた方がよい。このためキャッシュメモリも論理ア
ドレスを用いるので仮想キャッシュメモリが用いられる
。しかし、第５図に示すようにマルチプロセッサの場合
は、物理キャッシュメモリが採用されている。これは物
理キャッシュメモリー１の内容を変更した場合、これに
対応した主記憶メモリの内容を変更するが、この変更し
た部分を物理キャシュメモリー２が使用しているような
時、直ちに物理キャッシュメモリー２の内容も変更され
なければならないがこのような操作は論理アドレスで行
うことが困難であるので物理キャッシュメモリが用いら
れる。次に第４図を用いて第３図に示した仮想キャッシ
ュメモリの動作について説明する。
であるＣＰＵＩに近い所に置かれた方がよい。ところで
、主記憶メモリよシも犬き々アドレス空間を用いる仮想
記憶システムを用いる場合、ＣＰＵは論理アドレスを用
い主記憶メモリは物理アドレスを用いる。このため、Ｃ
ＰＵの近傍に置かれるキャッソユメモリも論理アドレス
を用いた方がよい。このためキャッシュメモリも論理ア
ドレスを用いるので仮想キャッシュメモリが用いられる
。しかし、第５図に示すようにマルチプロセッサの場合
は、物理キャッシュメモリが採用されている。これは物
理キャッシュメモリー１の内容を変更した場合、これに
対応した主記憶メモリの内容を変更するが、この変更し
た部分を物理キャシュメモリー２が使用しているような
時、直ちに物理キャッシュメモリー２の内容も変更され
なければならないがこのような操作は論理アドレスで行
うことが困難であるので物理キャッシュメモリが用いら
れる。次に第４図を用いて第３図に示した仮想キャッシ
ュメモリの動作について説明する。
仕事の単位をプロセスで表し、プロセスＡとプロセスＢ
を実施する場合を考える。プロセスＡはベージ１． ２
． ３． ４を必要とし、プロセスＢはベージ５，６を
必要とする。ページ１〜６はすべて２次記憶メモリ４に
格納されているが主記憶メモリ３にはページ４は格納さ
れていない。プロセスＡを実施しページ１とベージ２が
仮想キャッシュメモリに格納された状態を示す。この後
ベージ１又は２を追い出し、ベージ３を入れ、その後い
ずれかのページを追い出してベージ４を仮想キャッシュ
メモリに格納した後、プロセスＢに移る場合、この際格
納されたページを全て追い出し、ページ５．６を格納す
る必要がある。
を実施する場合を考える。プロセスＡはベージ１． ２
． ３． ４を必要とし、プロセスＢはベージ５，６を
必要とする。ページ１〜６はすべて２次記憶メモリ４に
格納されているが主記憶メモリ３にはページ４は格納さ
れていない。プロセスＡを実施しページ１とベージ２が
仮想キャッシュメモリに格納された状態を示す。この後
ベージ１又は２を追い出し、ベージ３を入れ、その後い
ずれかのページを追い出してベージ４を仮想キャッシュ
メモリに格納した後、プロセスＢに移る場合、この際格
納されたページを全て追い出し、ページ５．６を格納す
る必要がある。
発明が解決しようとする課題
これは次の理由による。一般にプロセスＡとプロセスＢ
は論理アドレス空間を他のプロセスのことは考慮せず用
いている。このため同じ論理アドレスでもその示す内容
が互いに異なる場合が多い。
は論理アドレス空間を他のプロセスのことは考慮せず用
いている。このため同じ論理アドレスでもその示す内容
が互いに異なる場合が多い。
例えば第４図においてプロセスＡのページ２の論理アド
レスとプロセス５の論理アドレスとは同じである。しか
しプロセスＡのベージ２の物理アドレスとプロセスＢの
ベージ５の物理アドレスとは異なる。このため仮想キャ
ッシュメモリは、プロセスが変わる毎にキャッシュの内
容を追い出し、次のプロセスで必要なメモリをストアす
る。このだめプロセスが変わる度に仮想キャッシュメモ
リの効率が低下するという問題が生じる。
レスとプロセス５の論理アドレスとは同じである。しか
しプロセスＡのベージ２の物理アドレスとプロセスＢの
ベージ５の物理アドレスとは異なる。このため仮想キャ
ッシュメモリは、プロセスが変わる毎にキャッシュの内
容を追い出し、次のプロセスで必要なメモリをストアす
る。このだめプロセスが変わる度に仮想キャッシュメモ
リの効率が低下するという問題が生じる。
本発明は、上述の問題点に鑑みてなされたもので、プロ
セスが切シ替わってもキャッシュメモリをクリアするこ
となく高速のデータ処理を可能とすることができる記憶
装置を提供することを目的とする。
セスが切シ替わってもキャッシュメモリをクリアするこ
となく高速のデータ処理を可能とすることができる記憶
装置を提供することを目的とする。
課題を解決するための手段
上記目的を達成するため、複数の仮想キャッシュメモリ
を設けたもので本発明の記憶装置は、主記憶装置と、こ
の主記憶装置に記憶されたメモリのうちＣＰＵの使用頻
度の高いメモリを記憶する複数の仮想キャッシュメモリ
装置とを備え、前記ＣＰＵが複数のプロセスを実行する
際、少なくとも１つの前記仮想キャッシュメモリ装置を
１以上の前記プロセスに割り当てて使用することを特徴
とするものである。
を設けたもので本発明の記憶装置は、主記憶装置と、こ
の主記憶装置に記憶されたメモリのうちＣＰＵの使用頻
度の高いメモリを記憶する複数の仮想キャッシュメモリ
装置とを備え、前記ＣＰＵが複数のプロセスを実行する
際、少なくとも１つの前記仮想キャッシュメモリ装置を
１以上の前記プロセスに割り当てて使用することを特徴
とするものである。
作用
仮想キャッシュメモリは、各プロセスが同一の論理アド
レスで対応する物理アドレスが異なるものを使用する場
合があるのでプロセスが変わる毎に仮想キャッシュメモ
リに格納された内容を追い出した後、次のプロセスに必
要なメモリを論理アドレスにストアする。このストアに
時間を要するのでキャッシュメモリを用いることによっ
て得られる高速性が阻害される。本発明は複数の仮想キ
ャッシュメモリを備え複数のプロセスを処理する。
レスで対応する物理アドレスが異なるものを使用する場
合があるのでプロセスが変わる毎に仮想キャッシュメモ
リに格納された内容を追い出した後、次のプロセスに必
要なメモリを論理アドレスにストアする。このストアに
時間を要するのでキャッシュメモリを用いることによっ
て得られる高速性が阻害される。本発明は複数の仮想キ
ャッシュメモリを備え複数のプロセスを処理する。
この場合、仮想キャッシュメモリの数とプロセスの数と
は一致する必要はない。両者の数が一致していれば演算
の高速性上からは望ましいが、費用が大きくなる。そこ
で頻繁に使用されるプロセスには専用の仮想キャッシュ
メモリを割り当て、使用頻度の少ないプロセスに対して
は従来通シプロセスが変わる毎に仮想キャッシーメモリ
ノ内容ヲ追い出し、そのプロセスに使用するメモリを新
たにストアするようにする。また１つのフロセスが大き
く多くのメモリを使用する場合は、複数のキャッシュメ
モリを使用するようにすればよい。このようにすること
により仮想キャッシュメモリの効率的使用を実現するこ
とができる。
は一致する必要はない。両者の数が一致していれば演算
の高速性上からは望ましいが、費用が大きくなる。そこ
で頻繁に使用されるプロセスには専用の仮想キャッシュ
メモリを割り当て、使用頻度の少ないプロセスに対して
は従来通シプロセスが変わる毎に仮想キャッシーメモリ
ノ内容ヲ追い出し、そのプロセスに使用するメモリを新
たにストアするようにする。また１つのフロセスが大き
く多くのメモリを使用する場合は、複数のキャッシュメ
モリを使用するようにすればよい。このようにすること
により仮想キャッシュメモリの効率的使用を実現するこ
とができる。
実施例
以下、本発明の一実施例を第１図、第２図を用いて説明
する。第１図は本実施例の構成を示すブロック図である
。第１図において、ＣＰＵ１には仮想キャッシュメモリ
５〜８が４個設けられており、仮想キャッシュメモリ５
〜８は、ＣＰＵ１と同じ論理アドレスを用いる。メモリ
・マネジメント・ユニット（ＭＭＵ）２は論理アドレス
と物理アドレスの変換、主記憶メモリ３のアクセス管理
。
する。第１図は本実施例の構成を示すブロック図である
。第１図において、ＣＰＵ１には仮想キャッシュメモリ
５〜８が４個設けられており、仮想キャッシュメモリ５
〜８は、ＣＰＵ１と同じ論理アドレスを用いる。メモリ
・マネジメント・ユニット（ＭＭＵ）２は論理アドレス
と物理アドレスの変換、主記憶メモリ３のアクセス管理
。
記憶保護、バッファ記憶などの機能を有する。２次記憶
メモリ４にはプロセスよυ構成されるプログラムや使用
するデータが全て格納され、必要に応じ主記憶メモリ３
に読み出され、また演算結果等によシ書き替えられたデ
ータの更新が行なわれる。本実施例では、仮想キャッシ
ュメモリ５〜８の速度はＩｏｎ程度でＩＯＫ〜６４．に
バイト程度、主記憶メモリ３の速度は１００ｎ程度で４
Ｍ〜１６Ｍバイト程度、２次記憶メモリ４は１００Ｍ〜
２００Ｍバイト程度の容量としたが、これに限定される
ものではない。
メモリ４にはプロセスよυ構成されるプログラムや使用
するデータが全て格納され、必要に応じ主記憶メモリ３
に読み出され、また演算結果等によシ書き替えられたデ
ータの更新が行なわれる。本実施例では、仮想キャッシ
ュメモリ５〜８の速度はＩｏｎ程度でＩＯＫ〜６４．に
バイト程度、主記憶メモリ３の速度は１００ｎ程度で４
Ｍ〜１６Ｍバイト程度、２次記憶メモリ４は１００Ｍ〜
２００Ｍバイト程度の容量としたが、これに限定される
ものではない。
次にキャッシュメモリの動作につき第２図を用いて説明
する。
する。
第２図は仮想キャッシュメモリの動作を説明する図であ
る。本図によシプロセスＡとプロセスＢが実施される場
合を例として説明する。プロセスＡはページ１．２．３
．４のメモリを必要とし、プロセスＢはページ５，６の
メモリを必要とする。
る。本図によシプロセスＡとプロセスＢが実施される場
合を例として説明する。プロセスＡはページ１．２．３
．４のメモリを必要とし、プロセスＢはページ５，６の
メモリを必要とする。
プロセスＡ、 Ｂおよび仮想キャッシュメモリＡ、 Ｂ
は共に論理アドレスを使用し、主記憶メモリ３と２次記
憶メモリ４は物理アドレスを使用し、この交換はＭＭＵ
２が行う。２次記憶メモリ４にはプロセスＡ、Ｂを実施
するのに必要な全てのメモリであるページ１〜６が格納
されているが、主記憶メモリ３にはページ１〜３．ペー
ジ５，６が格納されページ４は格納されていない。ペー
ジ４が必要となったときは、所定のアルゴリズム、例え
ば前述のＬＲＵ方式により該当するページを追い出しペ
ージ４をストアする。プロセスＡを実施するため仮想キ
ャッシュメモＩＪ Ａにはページ１．２がストアされて
いる。この状態でプロセスＡが終わりプロセスＢとなっ
たとき仮想キャッシュメモリＡの記憶内容はクリアせず
そのままとし、プロセスＢの実施に必要なメモリは仮想
キャッシュメモリＢにストアする。この場合ページ５，
６をストアする。そして次にプロセスＡ、プロセスＢｔ
−繰シ返し実施するとき仮想キャッシュメモリＡ、
Ｂの内容はそのまま使用できるのでＣＰＵＩは高速処理
を実施できる。なおプロセスＡを実施するときページ３
を必要とするときはページ１又は２を前記アルゴリズム
のＬＲＵ方式で追い出しページ３をストアすればよい。
は共に論理アドレスを使用し、主記憶メモリ３と２次記
憶メモリ４は物理アドレスを使用し、この交換はＭＭＵ
２が行う。２次記憶メモリ４にはプロセスＡ、Ｂを実施
するのに必要な全てのメモリであるページ１〜６が格納
されているが、主記憶メモリ３にはページ１〜３．ペー
ジ５，６が格納されページ４は格納されていない。ペー
ジ４が必要となったときは、所定のアルゴリズム、例え
ば前述のＬＲＵ方式により該当するページを追い出しペ
ージ４をストアする。プロセスＡを実施するため仮想キ
ャッシュメモＩＪ Ａにはページ１．２がストアされて
いる。この状態でプロセスＡが終わりプロセスＢとなっ
たとき仮想キャッシュメモリＡの記憶内容はクリアせず
そのままとし、プロセスＢの実施に必要なメモリは仮想
キャッシュメモリＢにストアする。この場合ページ５，
６をストアする。そして次にプロセスＡ、プロセスＢｔ
−繰シ返し実施するとき仮想キャッシュメモリＡ、
Ｂの内容はそのまま使用できるのでＣＰＵＩは高速処理
を実施できる。なおプロセスＡを実施するときページ３
を必要とするときはページ１又は２を前記アルゴリズム
のＬＲＵ方式で追い出しページ３をストアすればよい。
なおページ４が必要なときは主記憶メモリ３にもストア
されていないので、２次記憶メモリ４よｐ主記憶メモリ
３にストアし、さらに仮想キャッシュメモリＡにストア
する。なお第２図においてプロセスＡのベージ２とフロ
セスＢのベージ５が破線で結ばれているのは、フロセス
Ａ、Ｂの論理アドレスは同じであるが物理アドレスが異
なる場合の一例として示したものである。第２図は理解
を容易にするためプロセスＡ。
されていないので、２次記憶メモリ４よｐ主記憶メモリ
３にストアし、さらに仮想キャッシュメモリＡにストア
する。なお第２図においてプロセスＡのベージ２とフロ
セスＢのベージ５が破線で結ばれているのは、フロセス
Ａ、Ｂの論理アドレスは同じであるが物理アドレスが異
なる場合の一例として示したものである。第２図は理解
を容易にするためプロセスＡ。
Ｂの２つの場合について説明したが、実際のアプリケー
ション・プログラムを実施するような場合多数のプロセ
スが存在する。このような場合、使用頻度多いプロセス
例えばプロセスＡ、 Ｂ、 Ｃにハ仮想キャッシュメ
モ１．１５１６．７をそれぞれ割す当て、他のプロセス
Ｄ−Ｚは仮想キャッシュメモリ８を従来のようにプロセ
スが変わる毎にクリアして使用してもよい。
ション・プログラムを実施するような場合多数のプロセ
スが存在する。このような場合、使用頻度多いプロセス
例えばプロセスＡ、 Ｂ、 Ｃにハ仮想キャッシュメ
モ１．１５１６．７をそれぞれ割す当て、他のプロセス
Ｄ−Ｚは仮想キャッシュメモリ８を従来のようにプロセ
スが変わる毎にクリアして使用してもよい。
発明の効果
以上の説明から明らかなように、本発明は複数の仮想キ
ャッシュメモリを設けることによシ、使用頻度の多いプ
ロセスには専用の仮想キャッシュメモリを割り当てるよ
うにしたので、プロセスの切り替え時においてもキャク
シーメモリをクリアする必要のない場合が多数発生し、
高速のデータ処理が可能となる。
ャッシュメモリを設けることによシ、使用頻度の多いプ
ロセスには専用の仮想キャッシュメモリを割り当てるよ
うにしたので、プロセスの切り替え時においてもキャク
シーメモリをクリアする必要のない場合が多数発生し、
高速のデータ処理が可能となる。
第１図は本発明の実施例の構成を示すブロック図、第２
図は第１図に示す実施例の動作を説明するだめのメモリ
構成図、第３図は従来の仮想キャッシュメモリを用いた
記憶装置の一例を示すブロック図、第４図は第３図に示
す記憶装置の動作を説明するためのメモリ構成図、第５
図は物理キャッシュメモリを設けた場合のブロック図で
ある。 １−・・ＣＰＵ、２・・・ＭＭｔＬ ３・・・主記憶メ
モリ、４・・・２次記憶メモリ、５〜８・・・仮想メモ
リ。
図は第１図に示す実施例の動作を説明するだめのメモリ
構成図、第３図は従来の仮想キャッシュメモリを用いた
記憶装置の一例を示すブロック図、第４図は第３図に示
す記憶装置の動作を説明するためのメモリ構成図、第５
図は物理キャッシュメモリを設けた場合のブロック図で
ある。 １−・・ＣＰＵ、２・・・ＭＭｔＬ ３・・・主記憶メ
モリ、４・・・２次記憶メモリ、５〜８・・・仮想メモ
リ。
Claims (1)
- 主記憶装置と、この主記憶装置に記憶されたメモリのう
ちＣＰＵの使用頻度の高いメモリを記憶する複数の仮想
キャッシュメモリ装置とを備え、前記ＣＰＵが複数のプ
ロセスを実行する際、少なくとも１つの前記仮想キャッ
シュメモリ装置を１以上の前記プロセスに割り当てて使
用することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167712A JPH0455959A (ja) | 1990-06-26 | 1990-06-26 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167712A JPH0455959A (ja) | 1990-06-26 | 1990-06-26 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0455959A true JPH0455959A (ja) | 1992-02-24 |
Family
ID=15854808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167712A Pending JPH0455959A (ja) | 1990-06-26 | 1990-06-26 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0455959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7493448B2 (en) | 2002-06-24 | 2009-02-17 | Nec Corporation | Prevention of conflicting cache hits without an attendant increase in hardware |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6217764A (ja) * | 1985-07-16 | 1987-01-26 | Sanyo Electric Co Ltd | 像形成装置 |
-
1990
- 1990-06-26 JP JP2167712A patent/JPH0455959A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6217764A (ja) * | 1985-07-16 | 1987-01-26 | Sanyo Electric Co Ltd | 像形成装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7493448B2 (en) | 2002-06-24 | 2009-02-17 | Nec Corporation | Prevention of conflicting cache hits without an attendant increase in hardware |
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