JPH0454510Y2 - - Google Patents
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- JPH0454510Y2 JPH0454510Y2 JP1986173550U JP17355086U JPH0454510Y2 JP H0454510 Y2 JPH0454510 Y2 JP H0454510Y2 JP 1986173550 U JP1986173550 U JP 1986173550U JP 17355086 U JP17355086 U JP 17355086U JP H0454510 Y2 JPH0454510 Y2 JP H0454510Y2
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- signal
- data bus
- signal line
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Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、マイクロコンピユータを用いた信号
伝送回路に係り、特にそのデータバスに使用され
るプルアツプ回路の低消費電力化の改良に関す
る。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a signal transmission circuit using a microcomputer, and particularly relates to an improvement in reducing the power consumption of a pull-up circuit used in a data bus thereof.
＜従来の技術＞
第３図に従来の信号伝送回路の構成を示す。
CPUは中央信号処理装置、ROMはリードオンリ
ーメモリ、RAMはランダムアクセスメモリであ
る。これらの中央信号処理装置CPU、リードオ
ンリーメモリROM、ランダムアクセスメモリ
RAM相互間は複数のデータバスBUS（ｎ）でそ
れぞれ接続されている。各データバスBUS（ｎ）
にはプルアツプ抵抗RN（ｎ）を介して電源電圧
VCが印加されている。<Prior Art> FIG. 3 shows the configuration of a conventional signal transmission circuit.
CPU is the central signal processing unit, ROM is read-only memory, and RAM is random access memory. These central signal processing units CPU, read-only memory ROM, random access memory
The RAMs are connected to each other by a plurality of data buses BUS(n). Each data bus BUS(n)
is connected to the power supply voltage via a pull-up resistor RN(n).
VC is applied.
信号は、中央信号処理装置CPUの制御の基に
複数の信号源が時分割的に切り替えられて各デー
タバスBUS（ｎ）を介してリードオンリーメモリ
ROM或いはランダムアクセスメモリRAMに伝
送される。この場合に、プルアツプ抵抗RN（ｎ）
は信号ハイレベルの値を所定の電位に保持するた
めに使用される。 Signals are sent to read-only memory via each data bus BUS(n) by switching multiple signal sources in a time-sharing manner under the control of the central signal processing unit CPU.
Transferred to ROM or random access memory RAM. In this case, pull-up resistance RN(n)
is used to hold the signal high level value at a predetermined potential.
＜考案が解決しようとする問題点＞
しかしながら、プルアツプ抵抗RN（ｎ）は通
常10〜20KΩを用いるが、データバスBUS（ｎ）
上の信号レベルがローのあいだ常にこの抵抗を電
流が流れるので、８ビツトマイクロコンピユータ
の場合0.5〜1.0mAの電流を消費することとなる。<Problems to be solved by the invention> However, the pull-up resistor RN(n) is usually 10 to 20KΩ, but the data bus BUS(n)
Since current always flows through this resistor while the upper signal level is low, an 8-bit microcomputer will consume 0.5 to 1.0 mA of current.
したがつて、例えば、外部から２本の電線を介
して電流の供給をうけ、この電流だけで差圧など
を電流に変換する信号変換器の電源をまかなうと
共に先の２線を介して外部電源側に逆伝送するい
わゆる２線式信号伝送器などでは消費電力に制限
があるので、この様な電流の消費マイクロコンピ
ユータ化の傷害になるという問題がある。 Therefore, for example, current is supplied from the outside via two wires, and this current alone supplies the power for a signal converter that converts differential pressure, etc. into current, and the external power is supplied via the previous two wires. Since power consumption is limited in so-called two-wire signal transmitters that transmit data in reverse to the other side, there is a problem that such current consumption becomes a hindrance to the development of microcomputers.
＜問題点を解決するための手段＞
この考案は、以上の問題点を解決するために、
１本の信号線に複数のトライステート素子で構成
された信号源と受信部とが互いに並列に接続され
たバス方式の信号伝送回路において、この信号線
にバツフアゲートの入力端が接続されその出力端
から抵抗を介して前記信号線に再接続されるよう
にしたものである。<Means for solving the problems> In order to solve the above problems, this invention
In a bus-type signal transmission circuit in which a signal source composed of a plurality of tri-state elements and a receiving section are connected in parallel to one signal line, the input end of a buffer gate is connected to this signal line, and the output end is connected to this signal line. The signal line is then reconnected to the signal line via a resistor.
＜実施例＞
以下、本考案の実施例について図面に基づき説
明する。<Example> Hereinafter, an example of the present invention will be described based on the drawings.
第１図は本考案の１実施例を示すブロツク図で
ある。 FIG. 1 is a block diagram showing one embodiment of the present invention.
マイクロコンピユータCPUのデータバスBUS
（ｎ）にCMOS型のバツフアゲートG1の入力端を
接続しその出力端を抵抗R1を介して同一のデー
タバスBUS（ｎ）に接続する。この様なバツフア
ゲートGnと抵抗Rnとの直列回路を各データバス
BUS（ｎ）に接続する。データバスに接続される
各構成要素（CPU，RAM，ROM）の素子はト
ライステータ素子で構成されており、これらは中
央信号処理装置CPUで時分割的に切り替えられ
て各データバスBUS（ｎ）に接続される。また、
抵抗Rnは10〜20KΩの程度の値が選定される。 Microcomputer CPU data bus BUS
(n) is connected to the input end of a CMOS type buffer gate G1 , and its output end is connected to the same data bus BUS(n) via a resistor R1 . A series circuit of such a buffer gate Gn and a resistor Rn is connected to each data bus.
Connect to BUS(n). The elements of each component (CPU, RAM, ROM) connected to the data bus are composed of tristator elements, and these are time-divisionally switched by the central signal processing unit CPU to connect each data bus BUS(n). connected to. Also,
The resistance Rn is selected to have a value of about 10 to 20KΩ.
次に、第２図に示す波形図を用いて第１図に示
すこの実施例の動作を説明する。 Next, the operation of this embodiment shown in FIG. 1 will be explained using the waveform diagram shown in FIG.
まず、データバスBUS（ｎ）に接続されている
各素子が信号を送出していない状態では周辺の素
子はハイインピーダンスの状態（第２図イ）であ
り、バツフアゲートG1〜Gnの入出力は直前のサ
イクルで電圧レベルに保持される。 First, when each element connected to the data bus BUS(n) is not transmitting a signal, the surrounding elements are in a high impedance state (Figure 2 A), and the input and output of buffer gates G 1 to Gn are It is held at the voltage level from the previous cycle.
周辺の素子がアクテイブ（出力状態）になると
データバスBUS（ｎ）の電圧が変化（第２図ロ）
し、バツフアゲートの出力−抵抗−各素子のルー
プで電流（第２図ハ）が流れる。そして、データ
バスBUS（ｎ）の電圧がバツフアゲートのスレツ
シユホールド電圧を越えるとバツフアゲートG1
〜Gnの出力が変化しデータバスBUS（ｎ）の電
圧レベルと同一の電圧レベルになり抵抗R1〜Rn
を流れる電流がなくなる（第２図ハ）。その後、
周辺素子がハイインビーダンスになつても、バツ
フアゲートG1〜GnによつてデータバスBUS（ｎ）
の電位が保持される。 When the peripheral elements become active (output state), the voltage of the data bus BUS(n) changes (Figure 2 B)
However, a current (Fig. 2 C) flows in the buffer gate output-resistance-each element loop. Then, when the voltage of the data bus BUS(n) exceeds the threshold voltage of the buffer gate, the buffer gate G1
The output of ~Gn changes to the same voltage level as the voltage level of data bus BUS(n), and the resistance R 1 ~Rn
There is no current flowing through (Figure 2 C). after that,
Even if the peripheral elements become high impedance, the data bus BUS(n) is maintained by the buffer gates G1 to Gn.
The potential of is maintained.
以上の如くして、抵抗R1〜Rnにはデータバス
BUS（ｎ）の電位が変化するときだけ電流が流れ
る（第２図ハ）ので、電力消費が大幅に低減され
る。 As described above, the data bus is connected to the resistors R 1 to Rn.
Since current flows only when the potential of BUS(n) changes (FIG. 2C), power consumption is significantly reduced.
＜考案の効果＞
以上、実施例と共に具体的に説明したように本
考案によれば、下記の〜に記載いするような
各種の効果がある。<Effects of the Invention> As described above in detail with the embodiments, the present invention has various effects as described in the following.
信号ラインの論理レベルが変化する時だけ電
流が流れるので所定の論理レベルを維持するた
めにほとんど電流を消費せず、特に２線式信号
伝送器のように低消費電力で動作する機器に対
するマイクロコンピユータ化が容易となる。 Since current flows only when the logic level of the signal line changes, it consumes almost no current to maintain a predetermined logic level, and is particularly useful for microcomputers that operate with low power consumption, such as two-wire signal transmitters. This makes it easier to
バツフアゲートを用いる構成なので論理レベ
ルの変化に対して正帰還がかかりスイツチング
のスピードが速くなる。 Since the configuration uses buffer gates, positive feedback is provided in response to changes in logic level, increasing the switching speed.
バツフアゲートの持つホールド機能によりデ
ータバスの電位が確実にゼロボルトと電源電圧
に保たれるので、線間の容量結合による信号の
乱れに強くなる。 The buffer gate's hold function ensures that the data bus potential is maintained at zero volts and the power supply voltage, making it resistant to signal disturbances caused by capacitive coupling between lines.
バツフアゲートがラツチとして機能するの
で、リード／ライト時のホールドタイムが確保
され、ホールドタイムの長い周辺素子とのイン
ターフエイスが容易になる。 Since the buffer gate functions as a latch, hold time during read/write is ensured, making it easy to interface with peripheral elements having long hold times.
第１図は本考案の１実施例を示すブロツク図、
第２図は第１図に示す実施例の動作を説明する波
形図、第３図は従来の信号伝送回路の構成を示す
ブロツク図である。
CPU……中央信号処理装置、ROM……リード
オンリーメモリ、RAM……ランダムアクセスメ
モリ、BUS（ｎ）……データバス、VC……電源
電圧、RNn……プルアツプ抵抗、G1〜Gn……バ
ツフアゲート。
FIG. 1 is a block diagram showing one embodiment of the present invention.
FIG. 2 is a waveform diagram explaining the operation of the embodiment shown in FIG. 1, and FIG. 3 is a block diagram showing the configuration of a conventional signal transmission circuit. CPU...Central signal processing unit, ROM...Read-only memory, RAM...Random access memory, BUS(n)...Data bus, VC...Power supply voltage, RNn...Pull-up resistor, G1 to Gn...Buffer gate .
Claims (1)
成された信号源と受信部とが互いに並列に接続さ
れたバス方式の信号伝送回路において、前記信号
線にバツフアゲートの入力端が接続されその出力
端から抵抗を介して前記信号線に再接続されたこ
とを特徴とする信号伝送回路。 In a bus-type signal transmission circuit in which a signal source composed of a plurality of tri-state elements and a receiving section are connected in parallel to one signal line, the input end of a buffer gate is connected to the signal line, and the output end thereof is connected to the input end of a buffer gate. A signal transmission circuit characterized in that the signal line is reconnected to the signal line via a resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986173550U JPH0454510Y2 (en) | 1986-11-12 | 1986-11-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986173550U JPH0454510Y2 (en) | 1986-11-12 | 1986-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380651U JPS6380651U (en) | 1988-05-27 |
| JPH0454510Y2 true JPH0454510Y2 (en) | 1992-12-21 |
Family
ID=31111114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986173550U Expired JPH0454510Y2 (en) | 1986-11-12 | 1986-11-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454510Y2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61334B2 (en) * | 1976-10-18 | 1986-01-08 | Hisamitsu Pharmaceutical Co |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61334U (en) * | 1984-06-05 | 1986-01-06 | 株式会社明電舎 | Tri-state gate element chip |
-
1986
- 1986-11-12 JP JP1986173550U patent/JPH0454510Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61334B2 (en) * | 1976-10-18 | 1986-01-08 | Hisamitsu Pharmaceutical Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6380651U (en) | 1988-05-27 |
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