JP3246454B2 - Simultaneous bidirectional input / output circuit and signal transfer method - Google Patents
Simultaneous bidirectional input / output circuit and signal transfer methodInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、同時に双方向の2
値信号転送が可能な同時双方向入出力回路及び信号転送
方法に関し、特に、低消費電力化を可能とした同時双方
向入出力回路及び信号転送方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a two-way
The present invention relates to a simultaneous bidirectional input / output circuit and a signal transfer method capable of transferring a value signal, and particularly to a simultaneous bidirectional input / output circuit and a signal transfer method capable of reducing power consumption.
【0002】[0002]
【従来の技術】この種の同時双方向入出力回路として
は、たとえば特開平7−273748号公報に示される
2値信号転送回路がある。これは、互いに接続された同
時双方向入出力回路から出力される信号の論理レベルが
各々異なる場合、無効信号時に特定値の信号を出力する
ことにより、接続線に貫通電流が流れるのを防止するよ
うにしたものである。2. Description of the Related Art As a simultaneous bidirectional input / output circuit of this type, there is, for example, a binary signal transfer circuit disclosed in Japanese Patent Application Laid-Open No. 7-273748. This prevents a through current from flowing through the connection line by outputting a signal of a specific value at the time of the invalid signal when the logic levels of the signals output from the simultaneous bidirectional input / output circuits connected to each other are different. It is like that.
【0003】図7は、その2値信号転送回路を示す回路
図である。すなわち、2値信号転送回路は、回路41,
42及びこれらの回路41,42を接続するための転送
路43から構成されている。回路41と回路42とはそ
の構成は同じである。回路41(42)は、インバータ
411(421)、電源電圧VDDの相補型MOS回路4
12(422)、コンパレータ413,414(42
3,424)及びセレクタ415(425)から構成さ
れている。コンパレータ413(423)は、参照電圧
VRH(VDD/2<VRH<VDD )と比較して入力レベル
がこれより高いときにはH信号を、低いときにはL信号
を発生する。コンパレータ414(424)は、参照電
圧VRL(VDD/2>VRL>0 )と比較して入力レベル
がこれより高いときにはH信号を、低いときにはL信号
を発生する。セレクタ415(425)は、インバータ
411(421)の出力がL信号のときにはコンパレー
タ413(423)の出力を選択し、インバータ411
(421)の出力がH信号のときにはコンパレータ41
4(424)の出力を選択する。FIG. 7 is a circuit diagram showing the binary signal transfer circuit. That is, the binary signal transfer circuit includes the circuit 41,
42, and a transfer path 43 for connecting these circuits 41 and 42. The circuit 41 and the circuit 42 have the same configuration. The circuit 41 (42) includes an inverter 411 (421) and a complementary MOS circuit 4 of the power supply voltage VDD.
12 (422), comparators 413 and 414 (42
3, 424) and a selector 415 (425). The comparator 413 (423) generates an H signal when the input level is higher than the reference voltage VRH (VDD / 2 <VRH <VDD), and generates an L signal when the input level is lower than the reference voltage VRH. Comparator 414 (424) generates an H signal when the input level is higher than the reference voltage VRL (VDD / 2>VRL> 0), and generates an L signal when the input level is lower than the reference voltage VRL. The selector 415 (425) selects the output of the comparator 413 (423) when the output of the inverter 411 (421) is an L signal, and
When the output of (421) is an H signal, the comparator 41
4 (424) is selected.
【0004】回路41,42の入力端子410,420
における入力信号の各組合せに対する出力端子416,
426の出力信号は、次の(1)〜(4)のようにな
る。 (1)回路41と回路42との入力信号がともにL信号
の場合 A1点とA2点とはH信号となり、それによりセレクタ
415はコンパレータ414の出力を選択し、セレクタ
425はコンパレータ424の出力を選択する。B1点
とB2点とはL信号となり、それによりコンパレータ4
14とコンパレータ424とはL信号を出力する。した
がって、この場合は両回路41,42の出力端子41
6,426にはL信号が出力される。The input terminals 410, 420 of the circuits 41, 42
Output terminals 416 for each combination of input signals at
The output signal 426 is as shown in the following (1) to (4). (1) When the input signals of the circuits 41 and 42 are both L signals The points A1 and A2 become H signals, whereby the selector 415 selects the output of the comparator 414, and the selector 425 selects the output of the comparator 424. select. The B1 point and the B2 point become L signals, whereby the comparator 4
14 and the comparator 424 output an L signal. Therefore, in this case, the output terminals 41 of both circuits 41 and 42 are used.
The L signal is output to 6,426.
【0005】(2)回路41と回路42との入力信号が
ともにH信号の場合 A1点とA2点とはL信号となり、それによりセレクタ
415はコンパレータ413の出力を選択し、セレクタ
425はコンパレータ423の出力を選択する。B1点
とB2点とはH信号となり、それによりコンパレータ4
13とコンパレータ423とはH信号を出力する。した
がって、この場合は両回路41,42の出力端子41
6,426にはH信号が出力される。(2) When both input signals to the circuit 41 and the circuit 42 are H signals The points A1 and A2 become L signals, whereby the selector 415 selects the output of the comparator 413, and the selector 425 selects the output of the comparator 423. Select the output of The B1 point and the B2 point become H signals, and the comparator 4
13 and the comparator 423 output an H signal. Therefore, in this case, the output terminals 41 of both circuits 41 and 42 are used.
H signal is output to 6,426.
【0006】(3)回路41の入力信号がH信号で回路
42の入力信号がL信号の場合 A1点はL信号となり、セレクタ415はコンパレータ
413の出力を選択する。A2点はH信号となり、セレ
クタ425はコンパレータ424の出力を選択する。当
初B1点はH信号、B2点はL信号となるが、B1点と
B2点とは異なった電位にはなりえず、ともに中間レベ
ルのVDD/2に収束する。そのため、選択されたコンパ
レータ413はL信号を出力し回路41の出力端子41
6にはL信号が出力される。また、選択されたコンパレ
ータ424はH信号を出力し、回路42の出力端子42
6にはH信号が出力される。(3) When the input signal of the circuit 41 is the H signal and the input signal of the circuit 42 is the L signal: The point A1 becomes the L signal, and the selector 415 selects the output of the comparator 413. The point A2 becomes the H signal, and the selector 425 selects the output of the comparator 424. Initially, the point B1 is an H signal and the point B2 is an L signal, but the potentials of the points B1 and B2 cannot be different from each other, and both converge to an intermediate level VDD / 2. Therefore, the selected comparator 413 outputs an L signal and outputs the output terminal 41 of the circuit 41.
The L signal is output to 6. Further, the selected comparator 424 outputs an H signal, and the output terminal 42 of the circuit 42
The H signal is output to 6.
【0007】(4)回路41の入力信号がL信号で回路
42の入力信号がH信号の場合 A1点はH信号となり、セレクタ415はコンパレータ
414の出力を選択する。A2点はL信号となり、セレ
クタ425はコンパレータ423の出力を選択する。当
初B1点はL信号、B2点はH信号となるが、B1点と
B2点とは異なった電位にはなりえず、ともに中間レベ
ルのVDD/2に収束する。そのため、選択されたコンパ
レータ414はH信号を出力し回路41の出力端子41
6にはH信号が出力される。また、選択されたコンパレ
ータ423はL信号を出力し回路42の出力端子426
にはL信号が出力される。(4) When the input signal of the circuit 41 is an L signal and the input signal of the circuit 42 is an H signal, the point A1 becomes an H signal, and the selector 415 selects the output of the comparator 414. The point A2 becomes the L signal, and the selector 425 selects the output of the comparator 423. Initially, the point B1 is an L signal and the point B2 is an H signal, but the potentials of the points B1 and B2 cannot be different from each other, and both converge to an intermediate level VDD / 2. Therefore, the selected comparator 414 outputs the H signal and outputs the output terminal 41 of the circuit 41.
The H signal is output to 6. Also, the selected comparator 423 outputs an L signal and outputs the output terminal 426 of the circuit 42.
Outputs an L signal.
【0008】以上の信号の転送形態をまとめて表現する
と、回路42の入力端子420への入力信号の値の如何
に拘わらず、回路41の入力端子410への入力信号の
値はそのまま回路42の出力端子426への出力信号の
値として転送される。また、回路41の入力端子410
への入力信号の値の如何に拘わらず、回路42の入力端
子420への入力信号の値はそのまま回路41の出力端
子416への出力信号の値として転送される。When the above signal transfer modes are collectively expressed, regardless of the value of the input signal to the input terminal 420 of the circuit 42, the value of the input signal to the input terminal 410 of the circuit 41 It is transferred as the value of the output signal to the output terminal 426. Also, the input terminal 410 of the circuit 41
Regardless of the value of the input signal to the circuit 42, the value of the input signal to the input terminal 420 of the circuit 42 is transferred as it is to the value of the output signal to the output terminal 416 of the circuit 41.
【0009】図8は、図7の2値信号転送回路を用いた
場合の同時双方向入出力回路を示すブロック図である。
図8の回路14,15は、図7の回路41,42に相当
する。また、図8の転送路16は、図7の転送路16に
相当する。2値信号転送回路1、第一の入力端子8,1
1、第二の入力端子9,12、論理積回路2,5、フリ
ップフロップ回路3,6、フリップフロップ回路4,7
及び出力端子10,13から構成されている。第1の入
力端子8,11には、2値の入力信号が供給される。第
2の入力端子9,12には、第1の入力端子8,11に
供給される信号が意味のある有効信号であるときにはH
信号となり、意味のない無効信号であるときにはL信号
となる入力信号の有効か無効かを識別する識別信号が供
給される。論理積回路2,5は、入力信号とその識別信
号との論理積を作成する。フリップフロップ回路3,6
は、2値信号転送回路1への入力信号を保持する。フリ
ップフロップ回路4,7は、2値信号転送回路1からの
出力信号を保持する。FIG. 8 is a block diagram showing a simultaneous bidirectional input / output circuit when the binary signal transfer circuit of FIG. 7 is used.
The circuits 14 and 15 in FIG. 8 correspond to the circuits 41 and 42 in FIG. Further, the transfer path 16 in FIG. 8 corresponds to the transfer path 16 in FIG. Binary signal transfer circuit 1, first input terminals 8, 1
1, second input terminals 9, 12, AND circuits 2, 5, flip-flop circuits 3, 6, flip-flop circuits 4, 7
And output terminals 10 and 13. Binary input signals are supplied to the first input terminals 8 and 11. When the signals supplied to the first input terminals 8 and 11 are significant valid signals, the second input terminals 9 and 12 are set to H level.
When the input signal becomes an L signal, an identification signal for identifying whether the input signal is valid or invalid is supplied. The AND circuits 2 and 5 create a logical product of the input signal and its identification signal. Flip-flop circuits 3, 6
Holds the input signal to the binary signal transfer circuit 1. The flip-flop circuits 4 and 7 hold an output signal from the binary signal transfer circuit 1.
【0010】このような構成では、第2の入力端子9,
12に供給される識別信号が無効であることを示すL信
号のとき、論理積回路2,5の出力はLとなり、その信
号がフリップフロップ回路3,6で保持される。保持さ
れた信号は、2値信号転送回路1内の転送路16に同一
論理として出力される。このとき、転送路16に貫通電
流は流れない。In such a configuration, the second input terminal 9,
When the identification signal supplied to 12 is an L signal indicating that it is invalid, the outputs of the AND circuits 2 and 5 become L, and the signal is held by the flip-flop circuits 3 and 6. The held signal is output to the transfer path 16 in the binary signal transfer circuit 1 as the same logic. At this time, no through current flows through the transfer path 16.
【0011】[0011]
【発明が解決しようとする課題】ところで、図7で説明
した2値信号転送回路では、上記(3)及び(4)の場
合、転送路43は中間レベルのVDD/2となる。このた
め、コンパレータ413,415,423,424が常
に動作状態となり、転送路43に貫通電流が流れるの
で、消費電力が増大するという問題がある。ちなみに、
電圧比較を行うためのコンパレータには、通常、アナロ
グタイプの回路が使用される。このタイプのコンパレー
タは、動作時、常に電流が流れているために消費電力が
大きく、高速動作させようとすると、さらに大きな電流
を流す必要がある。By the way, in the binary signal transfer circuit described with reference to FIG. 7, in the above cases (3) and (4), the transfer path 43 has an intermediate level VDD / 2. For this reason, the comparators 413, 415, 423, and 424 are always in an operating state, and a through current flows through the transfer path 43, so that there is a problem that power consumption increases. By the way,
Generally, an analog type circuit is used for the comparator for performing the voltage comparison. This type of comparator consumes a large amount of power because a current is constantly flowing during operation, and it is necessary to flow a larger current to operate at high speed.
【0012】また、図8で説明した同時双方向入出力回
路では、第1の入力端子8,11に供給される識別信号
が無効であることを示すL信号のときには、転送路16
の論理はLに固定されるため貫通電流は流れない。但
し、第1の入力端子8,11に供給される識別信号が有
効であることを示すH信号のとき、転送路16に貫通電
流が流れる。すなわち、識別信号が有効であることを示
すH信号のとき、上記(1)〜(4)の状態をとり、特
に(3)及び(4)の場合には、転送路16がVDD/2
となり、貫通電流が流れるため、消費電力が増大すると
いう問題がある。また、出力データの有効無効を判別す
る信号を必要とするといった問題もある。In the simultaneous bidirectional input / output circuit described with reference to FIG. 8, when the identification signal supplied to the first input terminals 8 and 11 is an L signal indicating that it is invalid, the transfer path 16
Is fixed to L, no through current flows. However, when the identification signal supplied to the first input terminals 8 and 11 is an H signal indicating that it is valid, a through current flows through the transfer path 16. That is, when the identification signal is an H signal indicating that the identification signal is valid, the above-mentioned states (1) to (4) are taken, and especially in the cases (3) and (4), the transfer path 16 is set to VDD / 2.
Therefore, there is a problem that power consumption increases because a through current flows. There is also a problem that a signal for determining whether the output data is valid or invalid is required.
【0013】本発明は、このような状況に鑑みてなされ
たものであり、低消費電力化を図るとともに、出力デー
タの有効無効を判別する信号を不要とすることができる
同時双方向入出力回路及び信号転送方法を提供すること
ができるようにするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has the object of reducing power consumption and eliminating the need for a signal for determining whether output data is valid or invalid. And a signal transfer method.
【0014】[0014]
【課題を解決するための手段】請求項1に記載の同時双
方向入出力回路は、送受共用の転送路により2値信号を
転送する同時双方向入出力回路において、データ入力用
のコンパレータと、コンパレータの出力に接続され、コ
ンパレータの出力を保持するフリップフロップ回路と、
コンパレータの動作を制御する第1の制御信号を入力す
るための第1の制御信号入力端子とを備え、第1の制御
信号がHのときコンパレータがアクティブとされ、第1
の制御信号がLのときコンパレータがインアクティブと
されるとともに、コンパレータの入力側には、データ出
力用の相補型MOS回路の出力側が接続され、さらに相
補型MOS回路には第2の制御信号を入力するための第
2の制御信号入力端子が接続されてなり、第2の制御信
号は第1の制御信号の立ち下がりに同期してLとなり、
相補型MOS回路の出力をハイインピーダンスとするこ
とを特徴とする。また、第1の制御信号によってコンパ
レータをインアクティブとすると同時に、相補型MOS
回路の出力を第2の制御信号によってハイインピーダン
スとするようにすることができる。請求項3に記載の信
号転送方法は、送受共用の転送路により2値信号を転送
する信号転送方法において、コンパレータの出力を保持
する第1の工程と、第1の制御信号がHのときコンパレ
ータをアクティブとする第2の工程と、第1の制御信号
がLのときコンパレータをインアクティブとする第3の
工程と、コンパレータの入力側に接続されるデータ出力
用の相補型MOS回路の第2の制御信号入力端子に、第
1の制御信号の立ち下がりに同期してLとなり、相補型
MOS回路の出力をハイインピーダンスとする第2の制
御信号を供給する第4の工程とを備えることを特徴とす
る。また、第2〜4の工程には、第1の制御信号によっ
てコンパレータをインアクティブとすると同時に、相補
型MOS回路の出力を第2の制御信号によってハイイン
ピーダンスとする工程が含まれているようにすることが
できる。本発明に係る同時双方向入出力回路及び信号転
送方法においては、2値信号(転送データ)をコンパレ
ータでセンスし、そのデータをフリップフロップ回路に
保持させるとともに、その保持終了時にコンパレータを
第1の制御信号によってインアクティブにすることで、
コンパレータのアクティブ時における電流が流れている
時間を制限する。また、データ出力用の相補型MOS回
路を第2の制御信号によってインアクティブとし、相補
型MOS回路の出力をハイインピーダンスとすること
で、転送路における貫通電流の流れる時間を短くする。According to a first aspect of the present invention, there is provided a simultaneous bidirectional input / output circuit for transferring a binary signal through a transmission / reception shared transfer path, comprising: a data input comparator; A flip-flop circuit connected to the output of the comparator and holding the output of the comparator;
A first control signal input terminal for inputting a first control signal for controlling the operation of the comparator, wherein the comparator is activated when the first control signal is H,
When the control signal is low, the comparator is deactivated and the data input is applied to the input side of the comparator.
The output of the complementary MOS circuit for power is connected and
A second MOS signal is inputted to the complementary MOS circuit.
2 control signal input terminals are connected, and the second control signal
The signal becomes L in synchronization with the fall of the first control signal,
It characterized the this <br/> to a high impedance output of the complementary MOS circuit. Also, the first control signal causes the
And the complementary MOS
The output of the circuit is made high impedance by the second control signal.
It can be made to the nest. 4. The signal transfer method according to claim 3, wherein in the signal transfer method for transferring a binary signal through a shared transfer path, a first step of holding an output of the comparator, and the comparator when the first control signal is H. A second step of making the comparator inactive, a third step of making the comparator inactive when the first control signal is L, and a data output connected to the input side of the comparator.
The second control signal input terminal of the complementary MOS circuit for
1 goes low in synchronization with the fall of the control signal
Second control for setting the output of the MOS circuit to high impedance
And a fourth step of supplying a control signal . In the second to fourth steps, a first control signal is used.
To make the comparator inactive
The output of the MOS transistor is driven high by the second control signal.
It may be possible to include a step of making a piece of music . In the simultaneous bidirectional input / output circuit and the signal transfer method according to the present invention, the binary signal (transfer data) is sensed by the comparator, the data is held in the flip-flop circuit, and when the holding is completed, the comparator is switched to the first signal. By making it inactive by a control signal,
Limits the time during which the current flows when the comparator is active. Further, the complementary MOS circuit for data output is made inactive by the second control signal, and the output of the complementary MOS circuit is set to high impedance, so that the time required for the through current to flow in the transfer path is shortened.
【0015】[0015]
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 (第1の実施の形態)図1は、本発明の同時双方向入出
力回路の第1の実施の形態に係る2値信号転送回路を示
す回路図である。2値信号転送回路は、インバータ51
1、電源電圧VDDの相補型MOS回路512、コンパレ
ータ513、コンパレータ514、セレクタ515及び
フリップフロップ回路516から構成されている。Embodiments of the present invention will be described below. (First Embodiment) FIG. 1 is a circuit diagram showing a binary signal transfer circuit according to a first embodiment of a simultaneous bidirectional input / output circuit of the present invention. The binary signal transfer circuit includes an inverter 51
1, a complementary MOS circuit 512 of a power supply voltage VDD, a comparator 513, a comparator 514, a selector 515, and a flip-flop circuit 516.
【0016】コンパレータ513は、参照電圧VRH(V
DD/2<VRH<VDD )と比較して入力レベルがこれより
高いときにはH信号を、低いときにはL信号を発生す
る。コンパレータ514は、参照電圧VRL(VDD/2>
VRL>0 )と比較して入力レベルがこれより高いときに
はH信号を、低いときにはL信号を発生する。セレクタ
515は、インバータ511の出力がL信号のときには
コンパレータ513の出力を選択し、H信号のときには
コンパレータ514の出力を選択する。フリップフロッ
プ回路516は、セレクタ515の出力信号を保持す
る。The comparator 513 receives the reference voltage VRH (V
When the input level is higher than DD / 2 <VRH <VDD), an H signal is generated, and when the input level is lower, an L signal is generated. The comparator 514 outputs the reference voltage VRL (VDD / 2>
When the input level is higher than VRL> 0), an H signal is generated, and when the input level is low, an L signal is generated. The selector 515 selects the output of the comparator 513 when the output of the inverter 511 is an L signal, and selects the output of the comparator 514 when the output of the inverter 511 is an H signal. The flip-flop circuit 516 holds the output signal of the selector 515.
【0017】図2は、図1の2値信号転送回路を用いた
本発明の同時双方向入出力回路の第1の実施の形態を示
す回路図である。すなわち、上記の2値信号転送回路
は、入出力回路114,115に組込まれている。同時
双方向入出力回路は、2値信号転送回路101、入力端
子108,111、フリップフロップ回路103〜10
6、クロック入力端子109,112、出力端子11
0,113及び第1の制御信号入力端子としての信号入
力端子117,118を備えて構成されている。FIG. 2 is a circuit diagram showing a simultaneous bidirectional input / output circuit according to a first embodiment of the present invention using the binary signal transfer circuit of FIG. That is, the above-described binary signal transfer circuit is incorporated in the input / output circuits 114 and 115. The simultaneous bidirectional input / output circuit includes a binary signal transfer circuit 101, input terminals 108 and 111, and flip-flop circuits 103 to 10.
6, clock input terminals 109 and 112, output terminal 11
0, 113 and signal input terminals 117, 118 as first control signal input terminals.
【0018】入力端子108,111には、2値の入力
信号が供給される。フリップフロップ回路103,10
5は、2値信号転送回路101への入力信号を保持す
る。フリップフロップ回路104,106は、2値信号
転送回路101からの出力信号を保持する。クロック入
力端子109,112は、フリップフロップ回路103
〜106へクロック信号を供給する。信号入力端子11
7,118は、入出力回路114,115のフリップフ
ロップ回路103〜106及びコンパレータ513,5
14へ第1の制御信号としての後述するクロック信号C
LK2を供給する。The input terminals 108 and 111 are supplied with binary input signals. Flip-flop circuits 103 and 10
5 holds an input signal to the binary signal transfer circuit 101. The flip-flop circuits 104 and 106 hold an output signal from the binary signal transfer circuit 101. The clock input terminals 109 and 112 are connected to the flip-flop circuit 103
To 106 are supplied. Signal input terminal 11
Reference numerals 7 and 118 denote flip-flop circuits 103 to 106 of input / output circuits 114 and 115 and comparators 513 and 5.
14, a clock signal C described later as a first control signal
Supply LK2.
【0019】次に、このような同時双方向入出力回路の
動作を、図3のタイミングチャートを用いて説明する。
入力端子108,111に入力された出力データ信号D
OUT0及びDOUT1は、クロック入力端子109,
112に入力されたクロック信号CLK1によってフリ
ップフロップ回路103,105に保持され、2値信号
転送回路101内の転送路(BUS)116にデータと
して出力される。それと同時に入出力回路114及び1
15内のコンパレータ513,514及びセレクタ51
5(図1参照)によって送り側のデータが判別され、そ
の判別結果はフリップフロップ回路516に信号A0及
びA1として保持される。保持された信号A0及びA1
は、出力データ保持用のフリップフロップ回路103,
105に入力されるクロック信号CLK1と同一の信号
により、フリップフロップ回路104,106に保持さ
れる。Next, the operation of such a simultaneous bidirectional input / output circuit will be described with reference to the timing chart of FIG.
Output data signal D input to input terminals 108 and 111
OUT0 and DOUT1 are connected to the clock input terminal 109,
The flip-flop circuits 103 and 105 hold the clock signal CLK1 input to the 112 and output the data to a transfer path (BUS) 116 in the binary signal transfer circuit 101 as data. At the same time, the input / output circuits 114 and 1
15, the comparators 513 and 514 and the selector 51
5 (see FIG. 1), the data on the sending side is determined, and the result of the determination is held in the flip-flop circuit 516 as signals A0 and A1. The held signals A0 and A1
Are flip-flop circuits 103 for holding output data,
The flip-flop circuits 104 and 106 hold the same signal as the clock signal CLK1 input to 105.
【0020】ここで、コンパレータ513,514(図
1参照)にはクロック信号CLK2が入力される。その
クロック信号CLK2がHのとき、コンパレータ51
3,514がアクティブとなって電流が流れる。これに
対し、そのクロック信号CLK2がLのとき、コンパレ
ータ513,514がインアクティブとなり電流が停止
する。さらにクロック信号CLK2はフリップフロップ
回路516のクロック端子へ入力され、立ち下がりエッ
ジでデータが保持される。つまりクロック信号CLK2
がHのときコンパレータ513,514で入力データを
センスし、クロック信号CLK2がLのときセンスした
データをフリップフロップ回路516に取り込むといっ
た動作が行われる。Here, the clock signal CLK2 is input to the comparators 513 and 514 (see FIG. 1). When the clock signal CLK2 is H, the comparator 51
3,514 becomes active and current flows. On the other hand, when the clock signal CLK2 is L, the comparators 513 and 514 become inactive and the current stops. Further, the clock signal CLK2 is input to the clock terminal of the flip-flop circuit 516, and data is held at the falling edge. That is, the clock signal CLK2
Is high, comparators 513 and 514 sense input data, and when clock signal CLK2 is low, the sensed data is taken into flip-flop circuit 516.
【0021】ここで、クロック信号CLK2はクロック
信号CLK1から生成される。このクロック信号CLK
2は、出力データ信号DOUT0及びDOUT1がフリ
ップフロップ回路103,105及び入出力回路11
4,115を通って転送路116へ出力されるとき、信
号波形が安定する必要十分な遅延時間TDと、コンパレ
ータ513,514がアクティブとなり、データがセレ
クタ515を通ってフリップフロップ回路516に保持
される必要十分なパルス幅TWとを有している。Here, the clock signal CLK2 is generated from the clock signal CLK1. This clock signal CLK
2 indicates that the output data signals DOUT0 and DOUT1 are the flip-flop circuits 103 and 105 and the input / output circuit 11
4 and 115, when the signal is output to the transfer path 116, the necessary and sufficient delay time TD for stabilizing the signal waveform, the comparators 513 and 514 are activated, and the data is held in the flip-flop circuit 516 through the selector 515. And a necessary and sufficient pulse width TW.
【0022】したがって、このような動作により、コン
パレータ513,514がアクティブで電流が流れてい
る時間をパルス幅TWに制限することができるため、消
費電力を低減できる。また、コンパレータ513,51
4の動作をクロック信号CLK2によって制御できるた
め、従来用いられていた出力データの有効無効を判別す
る信号を不要とすることができる。Therefore, by such an operation, the time during which the comparators 513 and 514 are active and the current flows can be limited to the pulse width TW, so that the power consumption can be reduced. The comparators 513 and 51
4 can be controlled by the clock signal CLK2, thereby eliminating the need for a conventionally used signal for determining whether output data is valid or invalid.
【0023】(第2の実施の形態)図4は、本発明の同
時双方向入出力回路の第2の実施の形態に係る2値信号
転送回路を示す回路図である。2値信号転送回路は、イ
ンバータ521、2入力NAND527及び2入力NO
R528、電源電圧VDDの相補型MOS回路522、コ
ンパレータ523,524、セレクタ525及びフリッ
プフロップ回路526から構成されている。コンパレー
タ523は、参照電圧VRH(VDD/2<VRH<VDD )と
比較して入力レベルがこれより高いときにはH信号を、
低いときにはL信号を発生する。コンパレータ524
は、参照電圧VRL(VDD/2>VRL>0)と比較して入
力レベルがこれより高いときにはH信号を、低いときに
はL信号を発生する。セレクタ525は、2入力NOR
528の出力がL信号のときにはコンパレータ523の
出力を選択し、H信号のときにはコンパレータ524の
出力を選択する。フリップフロップ回路526は、セレ
クタ525の出力信号を保持する。(Second Embodiment) FIG. 4 is a circuit diagram showing a binary signal transfer circuit according to a second embodiment of the simultaneous bidirectional input / output circuit of the present invention. The binary signal transfer circuit includes an inverter 521, a two-input NAND 527, and a two-input NO
R528, a complementary MOS circuit 522 of the power supply voltage VDD, comparators 523 and 524, a selector 525, and a flip-flop circuit 526. The comparator 523 outputs the H signal when the input level is higher than the reference voltage VRH (VDD / 2 <VRH <VDD),
When it is low, an L signal is generated. Comparator 524
Generates an H signal when the input level is higher than the reference voltage VRL (VDD / 2>VRL> 0), and generates an L signal when the input level is lower. The selector 525 has a two-input NOR
When the output of 528 is an L signal, the output of the comparator 523 is selected, and when the output of 528 is an H signal, the output of the comparator 524 is selected. The flip-flop circuit 526 holds the output signal of the selector 525.
【0024】図5は、図4の2値信号転送回路を用いた
本発明の同時双方向入出力回路の第2の実施の形態を示
す回路図である。すなわち、同時双方向入出力回路は、
2値信号転送回路201、入力端子208,211、フ
リップフロップ回路203〜206、クロック入力端子
209,212、出力端子210,213、第1の制御
信号入力端子としての信号入力端子217,218及び
第2の制御信号入力端子としての制御信号入力端子21
9,220から構成されている。入力端子208,21
1には、2値の入力信号が供給される。フリップフロッ
プ回路203,205は、2値信号転送回路201への
入力信号を保持する。フリップフロップ回路204,2
06は、2値信号転送回路201からの出力信号を保持
する。クロック入力端子209,212は、フリップフ
ロップ回路203〜206へクロック信号を供給する。
信号入力端子217,218は、入出力回路214,2
15内のフリップフロップ回路203〜206及びコン
パレータ523,524へ第1の制御信号としてのクロ
ック信号CLK2を供給する。制御信号入力端子21
9,220は、入出力回路214,215への第2の制
御信号としての後述する出力制御信号OEを供給する。FIG. 5 is a circuit diagram showing a second embodiment of the simultaneous bidirectional input / output circuit of the present invention using the binary signal transfer circuit of FIG. That is, the simultaneous bidirectional input / output circuit
Binary signal transfer circuit 201, input terminals 208 and 211, flip-flop circuits 203 to 206, clock input terminals 209 and 212, output terminals 210 and 213, signal input terminals 217 and 218 as first control signal input terminals, and Control signal input terminal 21 as a control signal input terminal 2
9,220. Input terminals 208, 21
1 is supplied with a binary input signal. The flip-flop circuits 203 and 205 hold an input signal to the binary signal transfer circuit 201. Flip-flop circuits 204, 2
Reference numeral 06 holds an output signal from the binary signal transfer circuit 201. Clock input terminals 209 and 212 supply clock signals to flip-flop circuits 203 to 206.
The signal input terminals 217 and 218 are connected to the input / output circuits 214 and 2
The clock signal CLK2 as a first control signal is supplied to the flip-flop circuits 203 to 206 and the comparators 523 and 524 in FIG. Control signal input terminal 21
9 and 220 supply an output control signal OE to be described later as a second control signal to the input / output circuits 214 and 215.
【0025】次に、このような同時双方向入出力回路の
動作を、図6のタイミングチャートを用いて説明する。
入力端子208,211に入力された出力データ信号D
OUT0及びDOUT1は、クロック入力端子209,
212に入力されたクロック信号CLK1によってフリ
ップフロップ回路203,205に保持され、2値信号
転送回路201内の転送路(BUS)216にデータと
して出力される。それと同時に、入出力回路214及び
215内のコンパレータ523,524及びセレクタ5
25(図4参照)によって送り側のデータが判別され、
フリップフロップ回路526(図4参照)に信号A0及
びA1として保持される。保持された信号A0及びA1
は、出力データ保持用のフリップフロップ回路203,
205に入力されるクロック信号CLK1と同一の信号
により、フリップフロップ回路204,206に保持さ
れる。Next, the operation of such a simultaneous bidirectional input / output circuit will be described with reference to the timing chart of FIG.
Output data signal D input to input terminals 208 and 211
OUT0 and DOUT1 are connected to a clock input terminal 209,
The flip-flop circuits 203 and 205 hold the clock signal CLK1 input to 212 and output the data to a transfer path (BUS) 216 in the binary signal transfer circuit 201 as data. At the same time, the comparators 523 and 524 in the input / output circuits 214 and 215 and the selector 5
25 (see FIG. 4), the data on the sending side is determined,
The signals are held as signals A0 and A1 in the flip-flop circuit 526 (see FIG. 4). The held signals A0 and A1
Are flip-flop circuits 203 for holding output data,
The flip-flop circuits 204 and 206 hold the same signal as the clock signal CLK <b> 1 input to 205.
【0026】ここで、コンパレータ523,524には
クロック信号CLK2が入力される。そのクロック信号
CLK2がHのときに、コンパレータ523,524が
アクティブとなり電流が流れる。そのクロック信号CL
K2がLのときには、コンパレータ523,524がイ
ンアクティブとなり電流が停止する。さらに、クロック
信号CLK2はフリップフロップ回路526のクロック
端子へ入力され、立ち下がりエッジでデータが保持され
る。つまりCLK2がHのときコンパレータ523,5
24で入力データをセンスし、CLK2がLのときセン
スしたデータをフリップフロップ回路526に取り込む
といった動作を行う。次に、出力制御信号OEがLとな
り、相補型MOS回路522(図4参照)の出力はハイ
インピーダンス状態となる。Here, the clock signal CLK2 is input to the comparators 523 and 524. When the clock signal CLK2 is H, the comparators 523 and 524 become active and a current flows. The clock signal CL
When K2 is L, the comparators 523 and 524 become inactive and the current stops. Further, the clock signal CLK2 is input to the clock terminal of the flip-flop circuit 526, and data is held at the falling edge. That is, when CLK2 is H, the comparators 523, 5
At 24, the input data is sensed, and when CLK2 is L, the sensed data is taken into the flip-flop circuit 526. Next, the output control signal OE becomes L, and the output of the complementary MOS circuit 522 (see FIG. 4) becomes a high impedance state.
【0027】クロック信号CLK2は、クロック信号C
LK1から生成される。このクロック信号CLK2は、
出力データ信号DOUT0及びDOUT1がフリップフ
ロップ回路203,205及び入出力回路214,21
5を通って転送路216へ出力されるとき、信号波形が
安定する必要十分な遅延時間TDと、コンパレータ52
3,524がアクティブとなり、データがセレクタ52
5を通ってフリップフロップ回路に保持される必要十分
なパルス幅TWとを有している。The clock signal CLK2 is the clock signal C
Generated from LK1. This clock signal CLK2 is
Output data signals DOUT0 and DOUT1 are supplied to flip-flop circuits 203 and 205 and input / output circuits 214 and 21.
5, when the signal is output to the transfer path 216, the necessary and sufficient delay time TD for stabilizing the signal waveform and the comparator 52
3, 524 become active and the data is transferred to the selector 52.
5 and a necessary and sufficient pulse width TW held in the flip-flop circuit.
【0028】したがって、これによりコンパレータ52
3,524がアクティブで電流が流れている時間をパル
ス幅TWに制限することができるため、消費電力を低減
できる。また、転送路216においても、相補型MOS
回路522の出力をハイインピーダンス状態とすること
で、貫通電流の流れる時間を短くできるため、さらに消
費電力を低減できる。Therefore, this allows the comparator 52
The power consumption can be reduced because the time during which 3,524 is active and the current flows can be limited to the pulse width TW. Also, in the transfer path 216, the complementary MOS
By setting the output of the circuit 522 to a high impedance state, the time required for the through current to flow can be shortened, so that power consumption can be further reduced.
【0029】[0029]
【発明の効果】以上の如く本発明に係る同時双方向入出
力回路及び信号転送方法においては、2値信号(転送デ
ータ)をコンパレータでセンスし、そのデータをフリッ
プフロップ回路に保持させるとともに、その保持終了時
にコンパレータを第1の制御信号によってインアクティ
ブにすることで、コンパレータのアクティブ時における
電流が流れている時間を制限する。また、データ出力用
の相補型MOS回路を第2の制御信号によってインアク
ティブとし、相補型MOS回路の出力をハイインピーダ
ンスとすることで、転送路における貫通電流の流れる時
間を短くするようにしたので、低消費電力化を図るとと
もに、出力データの有効無効を判別する信号を不要とす
ることができる。As described above, in the simultaneous bidirectional input / output circuit and the signal transfer method according to the present invention, the binary signal (transfer data) is sensed by the comparator, and the data is held in the flip-flop circuit. By making the comparator inactive at the end of the holding by the first control signal, the time during which the current flows when the comparator is active is limited. In addition, the complementary MOS circuit for data output is made inactive by the second control signal, and the output of the complementary MOS circuit is set to high impedance, so that the time required for the through current to flow in the transfer path is shortened. In addition, power consumption can be reduced, and a signal for determining whether output data is valid or invalid can be eliminated.
【図1】本発明の同時双方向入出力回路の第1の実施の
形態に係る2値信号転送回路を示す回路図である。FIG. 1 is a circuit diagram showing a binary signal transfer circuit according to a first embodiment of a simultaneous bidirectional input / output circuit of the present invention.
【図2】図1の2値信号転送回路を用いた本発明の同時
双方向入出力回路の第1の実施の形態を示すブロック図
である。FIG. 2 is a block diagram showing a first embodiment of a simultaneous bidirectional input / output circuit of the present invention using the binary signal transfer circuit of FIG. 1;
【図3】図2の同時双方向入出力回路の動作を説明する
ためのタイミングチャートである。FIG. 3 is a timing chart for explaining the operation of the simultaneous bidirectional input / output circuit of FIG. 2;
【図4】本発明の同時双方向入出力回路の第2の実施の
形態に係る転送回路の回路図である。FIG. 4 is a circuit diagram of a transfer circuit according to a second embodiment of the simultaneous bidirectional input / output circuit of the present invention.
【図5】図4の2値信号転送回路を用いた本発明の同時
双方向入出力回路の第2の実施の形態を示すブロック図
である。FIG. 5 is a block diagram showing a second embodiment of the simultaneous bidirectional input / output circuit of the present invention using the binary signal transfer circuit of FIG. 4;
【図6】図5の同時双方向入出力回路の動作を説明する
ためのタイミングチャートである。FIG. 6 is a timing chart for explaining the operation of the simultaneous bidirectional input / output circuit of FIG. 5;
【図7】従来の2値信号転送回路を示す回路図である。FIG. 7 is a circuit diagram showing a conventional binary signal transfer circuit.
【図8】図7の2値信号転送回路を用いた従来の同時双
方向入出力回路を示すブロック図である。8 is a block diagram showing a conventional simultaneous bidirectional input / output circuit using the binary signal transfer circuit of FIG. 7;
【符号の説明】 101,201 2値信号転送回路 103〜106 フリップフロップ回路 108,111 入力端子 109,112 クロック入力端子 110,113 出力端子 114,115 入出力回路 116 転送路 117,118 信号入力端子 203〜206 フリップフロップ回路 208,211 入力端子 209,212 クロック入力端子 210,213 出力端子 214,215 入出力回路 216 転送路 219,220 制御信号入力端子 511,521 インバータ 512,522 相補型MOS回路 513,514 コンパレータ 515 セレクタ 516,526 フリップフロップ回路 523,524 コンパレータ 527 2入力NAND 528 2入力NOR[Description of Signs] 101, 201 Binary signal transfer circuit 103 to 106 Flip-flop circuit 108, 111 Input terminal 109, 112 Clock input terminal 110, 113 Output terminal 114, 115 Input / output circuit 116 Transfer path 117, 118 Signal input terminal 203 to 206 Flip-flop circuit 208, 211 Input terminal 209, 212 Clock input terminal 210, 213 Output terminal 214, 215 Input / output circuit 216 Transfer path 219, 220 Control signal input terminal 511, 521 Inverter 512, 522 Complementary MOS circuit 513 , 514 Comparator 515 Selector 516, 526 Flip-flop circuit 523, 524 Comparator 527 2-input NAND 528 2-input NOR
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04L 5/14 H03K 19/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04L 5/14 H03K 19/00
Claims (4)
する同時双方向入出力回路において、 データ入力用のコンパレータと、 前記コンパレータの出力に接続され、前記コンパレータ
の出力を保持するフリップフロップ回路と、 前記コンパレータの動作を制御する第1の制御信号を入
力するための第1の制御信号入力端子とを備え、 前記第1の制御信号がHのとき前記コンパレータがアク
ティブとされ、前記第1の制御信号がLのとき前記コン
パレータがインアクティブとされるとともに、前記コン
パレータの入力側には、データ出力用の相補型MOS回
路の出力側が接続され、さらに前記相補型MOS回路に
は第2の制御信号を入力するための第2の制御信号入力
端子が接続されてなり、 前記第2の制御信号は前記第1の制御信号の立ち下がり
に同期してLとなり、前記相補型MOS回路の出力をハ
イインピーダンスとすることを特徴とする同時双方向入
出力回路。1. A simultaneous bidirectional input / output circuit for transferring a binary signal through a transfer path shared for transmission and reception, a comparator for data input, and a flip-flop circuit connected to an output of the comparator and holding an output of the comparator. And a first control signal input terminal for inputting a first control signal for controlling the operation of the comparator, wherein the comparator is activated when the first control signal is H, and When the control signal is L, the comparator is inactive, the input side of the comparator is connected to the output side of a complementary MOS circuit for data output, and the complementary MOS circuit is connected to the second side. A second control signal input terminal for inputting a control signal is connected, and the second control signal is a rising edge of the first control signal. L next in synchronization with the rising, simultaneous bidirectional input-output circuit, characterized in that the high impedance output of the complementary MOS circuit.
レータをインアクティブとすると同時に、前記相補型M
OS回路の出力を前記第2の制御信号によってハイイン
ピーダンスとすることを特徴とする請求項1に記載の同
時双方向入出力回路。2. The method according to claim 1, wherein the first control signal causes the comparator to be inactive and the complementary M
2. The simultaneous bidirectional input / output circuit according to claim 1, wherein an output of the OS circuit is set to a high impedance by the second control signal.
する信号転送方法において、 前記コンパレータの出力を保持する第1の工程と、 前記第1の制御信号がHのとき前記コンパレータをアク
ティブとする第2の工程と、 前記第1の制御信号がLのとき前記コンパレータをイン
アクティブとする第3の工程と、 前記コンパレータの入力側に接続されるデータ出力用の
相補型MOS回路の第2の制御信号入力端子に、前記第
1の制御信号の立ち下がりに同期してLとなり、前記相
補型MOS回路の出力をハイインピーダンスとする前記
第2の制御信号を供給する第4の工程とを備えることを
特徴とする信号転送方法。3. A signal transfer method for transferring a binary signal through a shared transmission / reception transfer path, wherein: a first step of holding an output of the comparator; and when the first control signal is H, the comparator is activated. A second step of making the comparator inactive when the first control signal is L; and a second step of a data output complementary MOS circuit connected to the input side of the comparator. And supplying the second control signal to the control signal input terminal of the second control signal, which becomes L in synchronization with the fall of the first control signal and makes the output of the complementary MOS circuit a high impedance. A signal transfer method, comprising:
御信号によって前記コンパレータをインアクティブとす
ると同時に、前記相補型MOS回路の出力を前記第2の
制御信号によってハイインピーダンスとする工程が含ま
れていることを特徴とする請求項3に記載の信号転送方
法。4. In the second to fourth steps, the comparator is made inactive by the first control signal, and the output of the complementary MOS circuit is made high impedance by the second control signal. 4. The signal transfer method according to claim 3, comprising a step.
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