JPH0452017B2 - - Google Patents
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- JPH0452017B2 JPH0452017B2 JP56034146A JP3414681A JPH0452017B2 JP H0452017 B2 JPH0452017 B2 JP H0452017B2 JP 56034146 A JP56034146 A JP 56034146A JP 3414681 A JP3414681 A JP 3414681A JP H0452017 B2 JPH0452017 B2 JP H0452017B2
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- 230000005540 biological transmission Effects 0.000 claims description 19
- 238000005259 measurement Methods 0.000 claims description 3
- 208000011580 syndromic disease Diseases 0.000 description 14
- 238000001514 detection method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
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- 238000007781 pre-processing Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Description
本発明は、伝送誤り率測定装置に係り、特にハ
ミングコード等誤り訂正可能なデータを含む
PCM通信の伝送誤り率測定する装置に関する。 従来の伝送誤り率の測定には送信側から送られ
る伝送内容が受信側で即知であることが必要であ
る。従つて、送信側から一定の伝送パターンを固
定して繰返し伝送し、受信側では、この伝送パタ
ーンと受信したデータとを比較して伝送誤り率を
計数する方式や、送信側でＭ系列疑似乱数を伝送
し、受信側でこの疑似乱数を再生し、受信したデ
ータと比較し計数する方式があるが、いずれの場
合も送信側から試験データを送信しなければなら
ない欠点を有している。 しかも、伝送誤り率だけ分かつたとしても、従
来はスレツシヨルド・レベル（識別レベル）の設
定が最適点であるか否かが判定できず、その判定
の為にスレンシヨルド・レベルの設定制御範囲全
てをプリスキヤンして、伝送誤りが最小となる位
置（設定スレツシヨルド・レベル）を判別する必
要がある。 本発明の目的は、スレツシヨルド・レベルの設
定制御を効率的に行なうために必要とされる前処
理をする伝送誤り率測定装置を提供することにあ
る。 本発明は、誤り訂正可能な符号体系のデータを
ふくむデータを受信し、この受信データを信号識
別回路で識別した後エラー訂正回路でエラー訂正
する装置において、測定対象の上記受信データの
数を計数する第１のカウンタと、前記エラー訂正
回路の出力信号に基づき誤り訂正を行なつた符号
の誤りデータが０が真なるとき１と間違つて受信
した回数を計数する第２のカウンタと、前記エラ
ー訂正回路の出力信号に基づき誤り訂正を行なつ
た符号の誤りデータが１が真なるとき０と間違つ
て受信した回数を計数する第３のカウンタと、こ
の第２のカウンタ及びこの第３のカウンタの計数
値とこの第１のカウンタの計数値とから１を０と
誤つた場合の第１の誤り率と０を１と誤つた場合
の第２の誤り率とを演算する演算回路とを具備し
てなる伝送誤り率測定装置を提供するものであ
る。 以下、本発明の一実施例を図面と共に説明す
る。第１図において、１は信号識別回路で、後述
のハミングコード等の誤り訂正可能な符号体系の
データを含むデータを受信し、これを所定のスレ
ツシヨルド・レベル（識別レベル）と大小比較し
て受信データの１、０を識別する。この信号識別
回路１のスレツシヨルド・レベルは後述の演算回
路１３ａ，１３ｂの両出力の比較結果に応じて可
変される。２はシフトレジスタで、信号識別回路
１の出力識別データを所定ビツト数分シフトクロ
ツク回路３からのシフトクロツクｃに基づいてシ
フトする。 ４はエラー訂正回路で、後述する第２図に示す
如き構成とされており、シフトレジスタ２から情
報ビツトａとチエツクビツトｂとが並列に入力さ
れ、後述の演算によりビツト誤り位置を特定して
エラー訂正を行なう。エラー訂正回路４には正解
データ出力端子５、多重エラー端子６、「０」が
真なるとき「１」と間違つて受信したときの回数
（以下ERpと称す）を出力するERp端子７及び
「１」が真なるとき「０」と間違つて受信したと
きの回数（以下ERzと称す）を出力するERz端子
８が設けられている。第２のカウンタ９及び第３
のカウンタ１０はERp端子７及びERz端子８を介
して夫々のエラー回数をエラー訂正回路４から出
力され、これを計数する。シフトクロツク回路３
からシフトレジスタ２に送出されるシフトクロツ
クＣは同時に多重エラーゲート回路１２を介して
第１のカウンタ１１に供給される。多重エラーゲ
ート回路１２はエラー訂正回路４の多重エラー端
子６から多重エラーを示す信号を受けたとき、こ
の一連の符号に相当する区間はシフトクロツクＣ
が第１のカウンタ１１に送出されることを禁止す
る。第１のカウンタ１１は計数値が所定の数にな
つたとき、演算回路１３ａ，１３ｂを駆動する。
演算回路１３ａ，１３ｂは第２のカウンタ９と第
３のカウンタ１０の計数値を夫々演算し、誤り率
端子１４ａ，１４ｂにERpの誤り率と、ERzの誤
り率を送出する。 エラー訂正回路４は、第２図に示す如く、シン
ドローム生成回路１５、エラー分類回路１６及び
多重エラー検出回路１７で構成されている。 エラー分類回路１６は情報ビツト補正回路１
８、誤りビツト指定回路１９、誤りチエツクビツ
ト分類回路２０、０−１エラービツト回路２１及
び１−０エラービツト回路２２で構成されてい
る。 前記誤りビツト指定回路１９は前記シンドロー
ム生成回路１５で生成されたシンドロームを受
け、前記情報ビツト補正回路１８に前記シンドロ
ームから編成した情報ビツトを送出する。尚、８
ビツトのハミングコードは下記第１表に示す構成
となつている。
ミングコード等誤り訂正可能なデータを含む
PCM通信の伝送誤り率測定する装置に関する。 従来の伝送誤り率の測定には送信側から送られ
る伝送内容が受信側で即知であることが必要であ
る。従つて、送信側から一定の伝送パターンを固
定して繰返し伝送し、受信側では、この伝送パタ
ーンと受信したデータとを比較して伝送誤り率を
計数する方式や、送信側でＭ系列疑似乱数を伝送
し、受信側でこの疑似乱数を再生し、受信したデ
ータと比較し計数する方式があるが、いずれの場
合も送信側から試験データを送信しなければなら
ない欠点を有している。 しかも、伝送誤り率だけ分かつたとしても、従
来はスレツシヨルド・レベル（識別レベル）の設
定が最適点であるか否かが判定できず、その判定
の為にスレンシヨルド・レベルの設定制御範囲全
てをプリスキヤンして、伝送誤りが最小となる位
置（設定スレツシヨルド・レベル）を判別する必
要がある。 本発明の目的は、スレツシヨルド・レベルの設
定制御を効率的に行なうために必要とされる前処
理をする伝送誤り率測定装置を提供することにあ
る。 本発明は、誤り訂正可能な符号体系のデータを
ふくむデータを受信し、この受信データを信号識
別回路で識別した後エラー訂正回路でエラー訂正
する装置において、測定対象の上記受信データの
数を計数する第１のカウンタと、前記エラー訂正
回路の出力信号に基づき誤り訂正を行なつた符号
の誤りデータが０が真なるとき１と間違つて受信
した回数を計数する第２のカウンタと、前記エラ
ー訂正回路の出力信号に基づき誤り訂正を行なつ
た符号の誤りデータが１が真なるとき０と間違つ
て受信した回数を計数する第３のカウンタと、こ
の第２のカウンタ及びこの第３のカウンタの計数
値とこの第１のカウンタの計数値とから１を０と
誤つた場合の第１の誤り率と０を１と誤つた場合
の第２の誤り率とを演算する演算回路とを具備し
てなる伝送誤り率測定装置を提供するものであ
る。 以下、本発明の一実施例を図面と共に説明す
る。第１図において、１は信号識別回路で、後述
のハミングコード等の誤り訂正可能な符号体系の
データを含むデータを受信し、これを所定のスレ
ツシヨルド・レベル（識別レベル）と大小比較し
て受信データの１、０を識別する。この信号識別
回路１のスレツシヨルド・レベルは後述の演算回
路１３ａ，１３ｂの両出力の比較結果に応じて可
変される。２はシフトレジスタで、信号識別回路
１の出力識別データを所定ビツト数分シフトクロ
ツク回路３からのシフトクロツクｃに基づいてシ
フトする。 ４はエラー訂正回路で、後述する第２図に示す
如き構成とされており、シフトレジスタ２から情
報ビツトａとチエツクビツトｂとが並列に入力さ
れ、後述の演算によりビツト誤り位置を特定して
エラー訂正を行なう。エラー訂正回路４には正解
データ出力端子５、多重エラー端子６、「０」が
真なるとき「１」と間違つて受信したときの回数
（以下ERpと称す）を出力するERp端子７及び
「１」が真なるとき「０」と間違つて受信したと
きの回数（以下ERzと称す）を出力するERz端子
８が設けられている。第２のカウンタ９及び第３
のカウンタ１０はERp端子７及びERz端子８を介
して夫々のエラー回数をエラー訂正回路４から出
力され、これを計数する。シフトクロツク回路３
からシフトレジスタ２に送出されるシフトクロツ
クＣは同時に多重エラーゲート回路１２を介して
第１のカウンタ１１に供給される。多重エラーゲ
ート回路１２はエラー訂正回路４の多重エラー端
子６から多重エラーを示す信号を受けたとき、こ
の一連の符号に相当する区間はシフトクロツクＣ
が第１のカウンタ１１に送出されることを禁止す
る。第１のカウンタ１１は計数値が所定の数にな
つたとき、演算回路１３ａ，１３ｂを駆動する。
演算回路１３ａ，１３ｂは第２のカウンタ９と第
３のカウンタ１０の計数値を夫々演算し、誤り率
端子１４ａ，１４ｂにERpの誤り率と、ERzの誤
り率を送出する。 エラー訂正回路４は、第２図に示す如く、シン
ドローム生成回路１５、エラー分類回路１６及び
多重エラー検出回路１７で構成されている。 エラー分類回路１６は情報ビツト補正回路１
８、誤りビツト指定回路１９、誤りチエツクビツ
ト分類回路２０、０−１エラービツト回路２１及
び１−０エラービツト回路２２で構成されてい
る。 前記誤りビツト指定回路１９は前記シンドロー
ム生成回路１５で生成されたシンドロームを受
け、前記情報ビツト補正回路１８に前記シンドロ
ームから編成した情報ビツトを送出する。尚、８
ビツトのハミングコードは下記第１表に示す構成
となつている。
【表】
【表】
この８ビツトハミングコードは、各４ビツトの
情報ビツトとチエツクビツトとからなり、チエツ
クビツトのうち３ビツトがハミング訂正ビツトで
残り１ビツトが奇数パリテイビツトになつてい
る。更に、このハミングコードは、１ビツト誤り
の場合は訂正可能、多重誤りの場合は検出のみ可
能な符号体系である。 このハミングコードの各データは、誤り訂正可
能なデータが８組ずつ存在することになる。例え
ば、符号番号a5の場合、１ビツト誤りのデータは
下記の第２表の様になる。第２表中のデータ中の
下線を付したビツトをそれぞれ１が真なるとき０
と間違つた（「１→０」と記す）、あるいは０が真
なるとき１と間違つた（「０→１」と記す）もの
としている。
情報ビツトとチエツクビツトとからなり、チエツ
クビツトのうち３ビツトがハミング訂正ビツトで
残り１ビツトが奇数パリテイビツトになつてい
る。更に、このハミングコードは、１ビツト誤り
の場合は訂正可能、多重誤りの場合は検出のみ可
能な符号体系である。 このハミングコードの各データは、誤り訂正可
能なデータが８組ずつ存在することになる。例え
ば、符号番号a5の場合、１ビツト誤りのデータは
下記の第２表の様になる。第２表中のデータ中の
下線を付したビツトをそれぞれ１が真なるとき０
と間違つた（「１→０」と記す）、あるいは０が真
なるとき１と間違つた（「０→１」と記す）もの
としている。
【表】
この１ビツト誤りのデータの組を分類すると、
０を１と誤つた組はa5-2、a5-4、a5-6であり、１
を０と誤つた組はa5-1、a5-3、a5-5、a5-7、a5-8
である。 この様なデータに対して、従来のエラー訂正回
路は、誤り訂正を行なうことはできるが、０を１
と誤る割合が多いのか、１を０と誤る割合が多い
のかを検出することはできない。 即ち、信号識別回路の現在のスレツシヨルド・
レベルの設定条件が最適か否かを判定することが
できない。 前記誤りビツト指定回路１９は誤りビツトが前
記表に示すチエツクビツトに含まれているときは
誤りチエツクビツト分類回路２０に出力する。情
報ビツト補正回路１８はシフトレジスタ２から情
報ビツト端子４ａを介して情報ビツトａを得、前
記誤りビツト指定回路１９で編成された情報ビツ
トと照合する機能を有し、この照合が一致したと
きは正解データ出力端子５に正解データを送出す
る。前記照合で一致しないビツトがあるときは、
一致しないビツトを補正して補正した正解データ
を正解データ出力端子５に送出し、且つ、この補
正の内容に従つて０−１エラービツト回路２１、
又は１−０エラービツト回路２２を起動する。
又、０−１エラービツト回路２１は前記誤りチエ
ツクビツト分類回路２０及び情報ビツト補正回路
１８より「０」を「１」と間違つたとき起動さ
れ、ERp端子７にERpの回数を出力し、更に、１
−０エラービツト回路２２も同様にERz端子８に
ERzの回数を出力する。 例として掲げた前記第１表に基づくシンドロー
ム及びパリテイは以下の様に演算される。 S1＝1 2 3b7 − S2＝1 2 4b6 − S3＝1 3 4b5 − Ｐ＝b1b2b3b4b5b6b7b8 １ビツト誤りがある場合、その誤りビツトとシ
ンドローム及びパリテイの関係は下記の第３表の
様になる。
０を１と誤つた組はa5-2、a5-4、a5-6であり、１
を０と誤つた組はa5-1、a5-3、a5-5、a5-7、a5-8
である。 この様なデータに対して、従来のエラー訂正回
路は、誤り訂正を行なうことはできるが、０を１
と誤る割合が多いのか、１を０と誤る割合が多い
のかを検出することはできない。 即ち、信号識別回路の現在のスレツシヨルド・
レベルの設定条件が最適か否かを判定することが
できない。 前記誤りビツト指定回路１９は誤りビツトが前
記表に示すチエツクビツトに含まれているときは
誤りチエツクビツト分類回路２０に出力する。情
報ビツト補正回路１８はシフトレジスタ２から情
報ビツト端子４ａを介して情報ビツトａを得、前
記誤りビツト指定回路１９で編成された情報ビツ
トと照合する機能を有し、この照合が一致したと
きは正解データ出力端子５に正解データを送出す
る。前記照合で一致しないビツトがあるときは、
一致しないビツトを補正して補正した正解データ
を正解データ出力端子５に送出し、且つ、この補
正の内容に従つて０−１エラービツト回路２１、
又は１−０エラービツト回路２２を起動する。
又、０−１エラービツト回路２１は前記誤りチエ
ツクビツト分類回路２０及び情報ビツト補正回路
１８より「０」を「１」と間違つたとき起動さ
れ、ERp端子７にERpの回数を出力し、更に、１
−０エラービツト回路２２も同様にERz端子８に
ERzの回数を出力する。 例として掲げた前記第１表に基づくシンドロー
ム及びパリテイは以下の様に演算される。 S1＝1 2 3b7 − S2＝1 2 4b6 − S3＝1 3 4b5 − Ｐ＝b1b2b3b4b5b6b7b8 １ビツト誤りがある場合、その誤りビツトとシ
ンドローム及びパリテイの関係は下記の第３表の
様になる。
【表】
【表】
S1〜S3のシンドロームは誤りのない時０であ
り、パリテイＰは前記ビツトb1〜b8のうちすべて
のビツトに誤りのない時又は誤りが偶数ビツトの
時１である。 ここで信号識別回路１に例えば前述第１表のハ
ミングコード表の符号番号a5に相当する８ビツト
のハミングコードデータ「10101011」のうち第２
ビツトb2の「０」が「１」と誤つて「11101011」
が入力されたとする。 この入力信号はシフトレジスタ２に順次印加さ
れ、シフトレジスタ２に「11101011」の符号が形
成される。 シフトレジスタ２より４ａを介して第１ビツト
b1〜第４ビツトb4までの情報ビツト「1110」及び
４ｂを介して第４ビツトb4〜第８ビツトb8までの
チエツクビツト「1011」がシンドローム生成回路
１５に印加される。シンドローム生成回路１５に
於ては前述〜の論理演算を実行しS1、S2が１
となりS3は０となる。 シンドローム生成回路１５で得られたシンドロ
ームを誤りビツト指定回路１９に印加する。 更にシンドローム生成回路より得られた誤りビ
ツトのあつた事を示す信号が多重エラー検出回路
１７に印加され、多重エラー検出回路１７に於て
は前述の論理演算を実行しＰは０となり、シフ
トレジスタより得られたデータ［＊］には奇数個
の誤りが含まれている事が識別可能で誤り率が極
度に高くない限り１ビツト誤りと識別できる。誤
りビツト指定回路１９に於ては第３表に示した誤
りビツトとシンドローム及びペリテイの関係より
誤りの発生したビツトを指定する。 この例ではS1、S2が１でS3が0Pが０なので第
２ビツトb2が誤りビツトと識別可能である。この
誤りビツト指定信号を情報ビツト補正回路１９に
印加し、シフトレジスタ２より得られたデーター
の内補正の必要なビツトを反転し補正出力を端子
５を介し出力する。 誤りビツト指定回路１９より得られた信号を誤
りチエツクビツト分類回路２０に印加し、回路２
０に印加されているシフトレジスタよりのデータ
［＊］と比較し、１を０と誤つたのか０を１と誤
つたのか分類し、１−０エラービツト回路又は０
−１エラービツト回路に印加し、端子７又は８を
介しERZ又はERp信号を出力する。 更に多重エラー検出回路１７より訂正不能多重
エラーを検出した時には従来同様端子６を介し
ERM信号を出力する。 尚、８ビツトが全て正しく送受されたときと、
誤り訂正がなされたときの符号長に相当するシフ
トクロツクＣが第１のカウンタ１１に多重エラー
ゲート回路１２を介して送出され、第１のカウン
タ１１はこの数を計数する。又、一連の符号のう
ち２ビツト以上間違つたときは訂正不能であり、
この場合は多重エラーゲート回路１２を閉ぢて、
この符号長に相当するシフトクロツクＣが第１カ
ウンタ１１に送出するのを禁止している。このよ
うにして第２のカウンタ９には「０」が真なると
き「１」と間違つた回数が計数され、第３のカウ
ンタ１０には「１」が真なるとき「０」と間違つ
た回数が計数される。この夫々の計数値は第１の
カウンタ１１の計数値により演算回路１３ａ，１
３ｂで演算され誤り率端子１４ａ，１４ｂに夫々
の誤り率が出力される。 ここで、ERpの回数が多く、誤り率端子１４ａ
に出力される誤り率が多い場合には、信号識別回
路の現在のスレツシヨルド・レベルの設定条件が
最適レベルよりも低いということであり、一方、
ERZの回数が多く、誤り率端子１４ｂに出力され
る誤り率が多い場合には、信号識別回路の現在の
スレツシヨルド・レベルの設定条件が最適レベル
よりも高いということである。 なお、ERp＝ERZ≠０である場合、信号識別回
路の現在のスレツシヨルド・レベルの設定条件が
ほぼ最適レベルであるのに、エラーが発生してい
るということであり、このことはサンプリングク
ロツクがアイパターンの最大アイ開口率の得られ
るタイミングよりズレている場合、または、信号
のＳ／Ｎが良くない等の上記のスレツシヨルド・
レベルの設定以外の問題でエラーが発生している
場合である。 このように本実施例によれば、この誤り率端子
１４ａ，１４ｂの両出力誤り率を大小比較し、そ
の比較結果から信号識別回路のスレツシヨルド・
レベルの設定制御方向を判定し、かつ、現在のス
レツシヨルド・レベルの設定条件が最適か否かを
判定することができ、よつて、スレツシヨルド・
レベルの全制御範囲をプリスキヤンする必要がな
くなり、高速に安定点へ収束させることができる
ようになる。 なお、総誤り率は前記誤り率端子１４ａ，１４
ｂの出力を加算したものにほぼ等しい。但し、伝
送誤り率の増加に従つて精度は低下する。これ
は、訂正不能な多重ビツト誤りが発生したとき第
１のカウンタ１１への入力を禁止する事による誤
差である。しかし、前記第１表に示すようなハミ
ングコード体系のコードに於ては同一ハミングコ
ードの８ビツト中に同時に２ビツトの間違いが発
生する確率は伝送誤りが極度に多い場合を除き極
めて小さい。従つて、伝送誤り率が10-1以下では
本方式による計測で充分実用的である。 上述の如く、本発明になる伝送誤り率測定装置
は、測定対象の受信データの数を計数する第１の
カウンタと、エラー訂正回路の出力信号に基づき
誤り訂正を行なつた符号の誤りデータが「０」が
真なるとき「１」と間違つて受信した回数を計数
する第２のカウンタと、エラー訂正回路の出力信
号に基づき誤り訂正を行なつた符号の誤りデータ
が「１」が真なるとき「０」と間違つて受信した
回数を計数する第３のカウンタと、第２のカウン
タ及び第３のカウンタの計数値と第１のカウンタ
の計数値とから「１」を「０」と誤つた場合の第
１の誤り率「０」を「１」と誤つた場合の第２の
誤り率とを演算する演算回路とを具備してなるか
ら、従来の如く、試験データを送受することなく
通常の符号送受で常時伝送誤り率を測定でき、ま
たスレツシヨルド・レベルの全制御範囲をプリス
キヤンする必要がなく、高速に最適なスレツシヨ
ルド・レベルへ収束させることができる特長を有
する。
り、パリテイＰは前記ビツトb1〜b8のうちすべて
のビツトに誤りのない時又は誤りが偶数ビツトの
時１である。 ここで信号識別回路１に例えば前述第１表のハ
ミングコード表の符号番号a5に相当する８ビツト
のハミングコードデータ「10101011」のうち第２
ビツトb2の「０」が「１」と誤つて「11101011」
が入力されたとする。 この入力信号はシフトレジスタ２に順次印加さ
れ、シフトレジスタ２に「11101011」の符号が形
成される。 シフトレジスタ２より４ａを介して第１ビツト
b1〜第４ビツトb4までの情報ビツト「1110」及び
４ｂを介して第４ビツトb4〜第８ビツトb8までの
チエツクビツト「1011」がシンドローム生成回路
１５に印加される。シンドローム生成回路１５に
於ては前述〜の論理演算を実行しS1、S2が１
となりS3は０となる。 シンドローム生成回路１５で得られたシンドロ
ームを誤りビツト指定回路１９に印加する。 更にシンドローム生成回路より得られた誤りビ
ツトのあつた事を示す信号が多重エラー検出回路
１７に印加され、多重エラー検出回路１７に於て
は前述の論理演算を実行しＰは０となり、シフ
トレジスタより得られたデータ［＊］には奇数個
の誤りが含まれている事が識別可能で誤り率が極
度に高くない限り１ビツト誤りと識別できる。誤
りビツト指定回路１９に於ては第３表に示した誤
りビツトとシンドローム及びペリテイの関係より
誤りの発生したビツトを指定する。 この例ではS1、S2が１でS3が0Pが０なので第
２ビツトb2が誤りビツトと識別可能である。この
誤りビツト指定信号を情報ビツト補正回路１９に
印加し、シフトレジスタ２より得られたデーター
の内補正の必要なビツトを反転し補正出力を端子
５を介し出力する。 誤りビツト指定回路１９より得られた信号を誤
りチエツクビツト分類回路２０に印加し、回路２
０に印加されているシフトレジスタよりのデータ
［＊］と比較し、１を０と誤つたのか０を１と誤
つたのか分類し、１−０エラービツト回路又は０
−１エラービツト回路に印加し、端子７又は８を
介しERZ又はERp信号を出力する。 更に多重エラー検出回路１７より訂正不能多重
エラーを検出した時には従来同様端子６を介し
ERM信号を出力する。 尚、８ビツトが全て正しく送受されたときと、
誤り訂正がなされたときの符号長に相当するシフ
トクロツクＣが第１のカウンタ１１に多重エラー
ゲート回路１２を介して送出され、第１のカウン
タ１１はこの数を計数する。又、一連の符号のう
ち２ビツト以上間違つたときは訂正不能であり、
この場合は多重エラーゲート回路１２を閉ぢて、
この符号長に相当するシフトクロツクＣが第１カ
ウンタ１１に送出するのを禁止している。このよ
うにして第２のカウンタ９には「０」が真なると
き「１」と間違つた回数が計数され、第３のカウ
ンタ１０には「１」が真なるとき「０」と間違つ
た回数が計数される。この夫々の計数値は第１の
カウンタ１１の計数値により演算回路１３ａ，１
３ｂで演算され誤り率端子１４ａ，１４ｂに夫々
の誤り率が出力される。 ここで、ERpの回数が多く、誤り率端子１４ａ
に出力される誤り率が多い場合には、信号識別回
路の現在のスレツシヨルド・レベルの設定条件が
最適レベルよりも低いということであり、一方、
ERZの回数が多く、誤り率端子１４ｂに出力され
る誤り率が多い場合には、信号識別回路の現在の
スレツシヨルド・レベルの設定条件が最適レベル
よりも高いということである。 なお、ERp＝ERZ≠０である場合、信号識別回
路の現在のスレツシヨルド・レベルの設定条件が
ほぼ最適レベルであるのに、エラーが発生してい
るということであり、このことはサンプリングク
ロツクがアイパターンの最大アイ開口率の得られ
るタイミングよりズレている場合、または、信号
のＳ／Ｎが良くない等の上記のスレツシヨルド・
レベルの設定以外の問題でエラーが発生している
場合である。 このように本実施例によれば、この誤り率端子
１４ａ，１４ｂの両出力誤り率を大小比較し、そ
の比較結果から信号識別回路のスレツシヨルド・
レベルの設定制御方向を判定し、かつ、現在のス
レツシヨルド・レベルの設定条件が最適か否かを
判定することができ、よつて、スレツシヨルド・
レベルの全制御範囲をプリスキヤンする必要がな
くなり、高速に安定点へ収束させることができる
ようになる。 なお、総誤り率は前記誤り率端子１４ａ，１４
ｂの出力を加算したものにほぼ等しい。但し、伝
送誤り率の増加に従つて精度は低下する。これ
は、訂正不能な多重ビツト誤りが発生したとき第
１のカウンタ１１への入力を禁止する事による誤
差である。しかし、前記第１表に示すようなハミ
ングコード体系のコードに於ては同一ハミングコ
ードの８ビツト中に同時に２ビツトの間違いが発
生する確率は伝送誤りが極度に多い場合を除き極
めて小さい。従つて、伝送誤り率が10-1以下では
本方式による計測で充分実用的である。 上述の如く、本発明になる伝送誤り率測定装置
は、測定対象の受信データの数を計数する第１の
カウンタと、エラー訂正回路の出力信号に基づき
誤り訂正を行なつた符号の誤りデータが「０」が
真なるとき「１」と間違つて受信した回数を計数
する第２のカウンタと、エラー訂正回路の出力信
号に基づき誤り訂正を行なつた符号の誤りデータ
が「１」が真なるとき「０」と間違つて受信した
回数を計数する第３のカウンタと、第２のカウン
タ及び第３のカウンタの計数値と第１のカウンタ
の計数値とから「１」を「０」と誤つた場合の第
１の誤り率「０」を「１」と誤つた場合の第２の
誤り率とを演算する演算回路とを具備してなるか
ら、従来の如く、試験データを送受することなく
通常の符号送受で常時伝送誤り率を測定でき、ま
たスレツシヨルド・レベルの全制御範囲をプリス
キヤンする必要がなく、高速に最適なスレツシヨ
ルド・レベルへ収束させることができる特長を有
する。
第１図は本発明になる伝送誤り率測定装置の１
実施例のブロツク図、第２図はエラー訂正回路の
１実施例のブロツク図である。 １……信号識別回路、２……シフトレジスタ、
３……シフトクロツク回路、４……エラー訂正回
路、５……正解データ出力端子、６……多重エラ
ー端子、７……ERp端子、８……ERz端子、９…
…第２のカウンタ、１０……第３のカウンタ、１
１……第１のカウンタ、１２……多重エラーゲー
ト回路、１３ａ，１３ｂ……演算回路、１４ａ，
１４ｂ……誤り率端子、１５……シンドローム生
成回路、１６……エラー分類回路、１７……多重
エラー検出回路、１８……情報ビツト補正回路、
１９……誤りビツト指定回路、２０……誤りチエ
ツクビツト分類回路、２１……０−１エラービツ
ト回路、２２……１−０エラービツト回路。
実施例のブロツク図、第２図はエラー訂正回路の
１実施例のブロツク図である。 １……信号識別回路、２……シフトレジスタ、
３……シフトクロツク回路、４……エラー訂正回
路、５……正解データ出力端子、６……多重エラ
ー端子、７……ERp端子、８……ERz端子、９…
…第２のカウンタ、１０……第３のカウンタ、１
１……第１のカウンタ、１２……多重エラーゲー
ト回路、１３ａ，１３ｂ……演算回路、１４ａ，
１４ｂ……誤り率端子、１５……シンドローム生
成回路、１６……エラー分類回路、１７……多重
エラー検出回路、１８……情報ビツト補正回路、
１９……誤りビツト指定回路、２０……誤りチエ
ツクビツト分類回路、２１……０−１エラービツ
ト回路、２２……１−０エラービツト回路。
Claims (1)
- 【特許請求の範囲】 １ 誤り訂正可能な符号体系のデータをふくむデ
ータを受信し、該受信データを信号識別回路で識
別した後エラー訂正回路でエラー訂正する装置に
おいて、 測定対象の上記受信データの数を計数する第１
のカウンタと、 前記エラー訂正回路の出力信号に基づき誤り訂
正を行なつた符号の誤りデータが０が真なるとき
１と間違つて受信した回数を計数する第２のカウ
ンタと、 前記エラー訂正回路の出力信号に基づき誤り訂
正を行なつた符号の誤りデータが１が真なるとき
０と間違つて受信した回数を計数する第３のカウ
ンタと、 該第２のカウンタ及び該第３のカウンタの計数
値と該第１のカウンタの計数値とから１を０と誤
つた場合の第１の誤り率と０を１と誤つた場合の
第２の誤り率とを演算する演算回路と を具備してなる伝送誤り率測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3414681A JPS57148440A (en) | 1981-03-10 | 1981-03-10 | Measurement system for transmission error rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3414681A JPS57148440A (en) | 1981-03-10 | 1981-03-10 | Measurement system for transmission error rate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57148440A JPS57148440A (en) | 1982-09-13 |
| JPH0452017B2 true JPH0452017B2 (ja) | 1992-08-20 |
Family
ID=12406057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3414681A Granted JPS57148440A (en) | 1981-03-10 | 1981-03-10 | Measurement system for transmission error rate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57148440A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200547A (ja) * | 1983-04-26 | 1984-11-13 | Nec Corp | 回線品質監視方式 |
| GB2354412A (en) * | 1999-09-18 | 2001-03-21 | Marconi Comm Ltd | Receiver which optimises detection thresholds in response to the error rates of each data level |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552515A (en) * | 1978-10-11 | 1980-04-17 | Matsushita Electric Ind Co Ltd | Pcm signal processor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581001Y2 (ja) * | 1978-10-16 | 1983-01-08 | 富士通株式会社 | 回線診断回路 |
-
1981
- 1981-03-10 JP JP3414681A patent/JPS57148440A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552515A (en) * | 1978-10-11 | 1980-04-17 | Matsushita Electric Ind Co Ltd | Pcm signal processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57148440A (en) | 1982-09-13 |
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