JPH0451484Y2 - - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 49
- 239000004020 conductor Substances 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 13
- 229920005989 resin Polymers 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
(産業上の利用分野)
本考案は、半導体装置に用いられる半導体素子
搭載用基板に関するものである。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a semiconductor element mounting substrate used in a semiconductor device.
(従来の技術)
この種の半導体素子搭載用基板は、その搭載部
に半導体素子を搭載固定するとともに、この半導
体素子と基板上に形成した導体回路とをボンデイ
ングワイヤ等を使用して電気的に接続して、半導
体装置として利用されるものである。ところで、
この基板上に搭載される半導体素子、導体回路及
びボンデイングワイヤは、外部から与えられる衝
撃や空気中の湿気等に非常に影響を受け易いもの
であるから、これらを種々な方法によつて保護し
なければならない。(Prior art) This type of substrate for mounting semiconductor elements mounts and fixes the semiconductor element on the mounting part, and also connects the semiconductor element and the conductor circuit formed on the substrate electrically using bonding wire or the like. It can be connected and used as a semiconductor device. by the way,
The semiconductor elements, conductor circuits, and bonding wires mounted on this board are highly susceptible to external shocks and moisture in the air, so they must be protected using various methods. There must be.
このような半導体素子等の保護は、通常、次の
ようにして行なわれている。すなわち、保護の必
要な個所(通常半導体素子の近傍が多い)に封止
樹脂を滴下するか、あるいは保護の必要な個所の
全体を金属製のキヤツプ等によつて覆うことであ
る。特に、封止樹脂を滴下して保護する場合にあ
つては、滴下された樹脂がその他の部分に流出し
ないようにするために、例えば第1図に示したよ
うな堰部材を必要個所の周囲に固定してこの堰部
材で囲まれた部分に上述した樹脂を滴下するので
ある。いずれにしても、半導体素子等を保護する
ためいは、半導体素子の近傍にキヤツプあるいは
堰部材を固定することが多いが、この固定は基板
上に形成した各導体回路のさらに上側において行
なわれる。導体回路を形成した後でないと、キヤ
ツプや堰部材を固定することができないからであ
る。 Such protection of semiconductor elements and the like is normally performed in the following manner. That is, either a sealing resin is dropped onto the area that requires protection (usually in the vicinity of the semiconductor element), or the entire area that requires protection is covered with a metal cap or the like. In particular, when sealing resin is dripped to protect the area, it is necessary to install weir members, such as the one shown in Figure 1, around the necessary areas to prevent the dripped resin from leaking to other areas. The above-mentioned resin is dripped into the area surrounded by this weir member. In any case, in order to protect the semiconductor element, etc., a cap or a weir member is often fixed near the semiconductor element, but this fixing is performed further above each conductor circuit formed on the substrate. This is because the cap and weir members cannot be fixed until after the conductor circuit is formed.
ところで、これらキヤツプや堰部材の固定は確
実になされなければならないのは当然である。こ
れらのキヤツプや堰部材内の樹脂はもともと外部
からの衝撃や湿気等から半導体素子等を保護する
ためのものであるから、固定後のこれらキヤツプ
や堰部材と基板側との間に間隙が生じてはならな
い。そのためには、キヤツプや堰部材の固定する
部分において凹凸が小さいことが好ましい。従つ
て、これらのキヤツプや堰部材の確実な固定と
は、これらのキヤツプや堰部材の固定部分に凹凸
を小さくして、固定後のキヤツプや堰部材と基板
間に間隙が生じないようにすることである。 By the way, it goes without saying that these caps and weir members must be securely fixed. Since the resin in these caps and weir members is originally intended to protect semiconductor elements from external shocks and moisture, gaps may be created between these caps and weir members and the substrate side after they are fixed. must not. For this purpose, it is preferable that the portions where the cap or weir member is fixed have small irregularities. Therefore, securely fixing these caps and weir members means reducing the unevenness of the fixed parts of these caps and weir members so that there are no gaps between the caps and weir members and the board after they are fixed. That's true.
ところが、従来のこれらキヤツプや堰部材30
の固定は、第9図〜第11図に示したように、そ
の下面に予じめ形成しておいた接着材及び導体回
路上のソルダーレジスト等を介して、各導体回路
31の上側に貼付していたのである。この従来の
貼付状態を具体的に説明すると、第9図はキヤツ
プや堰部材30を固定する前の状態を示した平面
図であり、この第9図に破線で示した固着部分3
2にキヤツプあるいは堰部材30の接着部が対応
するのである。そして、この破線で示した固着部
分32内の中心(ここには半導体素子のための搭
載部33が形成されている)に向けて各導体回路
31の端部が配設されている。各導体回路31の
端部がある一点に集中するように配置されている
と、当然各導体回路31間の間隔にバラツキが生
ずる。つまり、固着部分32において各導体回路
31の間隔を見てみると、第10図に示したよう
に広い部分もあれば狭い部分もある。このような
状態のところへ、第11図に示したようにキヤツ
プや堰部材30を固着させると、各導体回路31
間の間隔にバラツキがあることによつて間隙34
が生ずることになるのである。このような間隙3
4が生じれば、上述したように、半導体素子等を
保護を目的としたキヤツプや堰部材30を基板に
固着する意味が無くなつてしまうのである。 However, these conventional caps and weir members 30
As shown in FIGS. 9 to 11, it is fixed by pasting it on the upper side of each conductor circuit 31 via an adhesive previously formed on the lower surface and a solder resist on the conductor circuit. That's what I was doing. To explain this conventional pasting state in detail, FIG. 9 is a plan view showing the state before the cap and weir member 30 are fixed, and the fixed portion 3 shown in broken lines in FIG.
2 corresponds to the bonded portion of the cap or weir member 30. The end of each conductor circuit 31 is disposed toward the center of the fixed portion 32 (where a mounting portion 33 for a semiconductor element is formed) indicated by the broken line. If the ends of the conductor circuits 31 are arranged so as to be concentrated at one point, the spacing between the conductor circuits 31 will naturally vary. That is, if we look at the spacing between the conductor circuits 31 in the fixed portion 32, there are wide portions and narrow portions as shown in FIG. 10. When a cap or weir member 30 is fixed to such a state as shown in FIG. 11, each conductor circuit 31
The gap 34 due to variations in the spacing between
will occur. Such a gap 3
If 4 occurs, as described above, there is no point in fixing the cap or dam member 30 to the substrate for the purpose of protecting the semiconductor elements or the like.
なお、以上のような間隙34の発生を回避する
ために、キヤツプや堰部材30の下面に固着した
接着シートの厚さを厚くすることも考えられる。
しかしながら、このように接着シートの厚さを厚
くすると、キヤツプや堰部材30を固着した際に
接着シートを構成している余剰部分がこれらのキ
ヤツプや堰部材30からはみ出すことになり、こ
のはみ出し部分が半導体素子と接続されているボ
ンデイングパツドにかかり、その電気的接続が不
能となることがある。また、このような状態で封
止樹脂を充填した場合に半導体素子等の保護に悪
影響を及ぼす気泡が発生することもある。 Incidentally, in order to avoid the occurrence of the gap 34 as described above, it is conceivable to increase the thickness of the adhesive sheet fixed to the lower surface of the cap or weir member 30.
However, if the thickness of the adhesive sheet is increased in this way, when the cap or weir member 30 is fixed, the excess portion of the adhesive sheet will protrude from the cap or weir member 30, and this protruding portion may be applied to the bonding pad connected to the semiconductor element, making the electrical connection impossible. Furthermore, if the sealing resin is filled in such a state, bubbles may be generated that have an adverse effect on the protection of semiconductor elements and the like.
(考案が解決しようとする問題点)
本考案は以上のような実状に鑑みてなされたも
ので、その解決しようとする問題点は、導体回路
を形成した基板上にキヤツプや堰部材を固定する
場合に生じる間隙である。(Problems to be solved by the invention) This invention was made in view of the above-mentioned actual situation, and the problem to be solved is that it is difficult to fix caps and weir members on a board on which a conductive circuit is formed. This is the gap that occurs when
そして、本考案の目的とするところは、各導体
回路間に適宜な支持突起を形成することによつて
各導体回路間の間隔を略均等にし、これによりキ
ヤツプや堰部材の基板に対する固定を確実なもの
として、半導体素子等の保護を確実に行なうこと
のできる半導体素子搭載用基板を提供することに
ある。 The purpose of the present invention is to make the spacing between each conductor circuit approximately equal by forming appropriate support protrusions between each conductor circuit, thereby ensuring the fixation of the cap and weir member to the board. An object of the present invention is to provide a substrate for mounting a semiconductor element, which can reliably protect semiconductor elements and the like.
(問題点を解決するための手段)
以上の問題点を解決するために、本考案が採つ
た手段は、実施例に対応する第1図〜第8図を参
照して説明すると、
半導体素子13を搭載するための搭載部12を
有するとともに、この搭載部12の近傍に半導体
素子13と結線されるため所定高さ盛り上がつた
複数の導体回路14を形成した半導体素子搭載用
基板において、
搭載部12の近傍周囲であつて各導体回路14
間に、これら各導体回路14と同じ程度の高さを
有する支持突起20を、各導体回路14とは干渉
しないように形成したことを特徴とする半導体素
子搭載用基板10
である。(Means for Solving the Problems) In order to solve the above problems, the means taken by the present invention will be explained with reference to FIGS. 1 to 8 corresponding to the embodiments. The semiconductor element 13 A substrate for mounting a semiconductor element, which has a mounting part 12 for mounting the semiconductor element, and has a plurality of conductor circuits 14 raised to a predetermined height in order to be connected to the semiconductor element 13 near the mounting part 12. Each conductor circuit 14 in the vicinity of the portion 12
The substrate 10 for mounting a semiconductor element is characterized in that a support protrusion 20 having the same height as each conductor circuit 14 is formed in between so as not to interfere with each conductor circuit 14.
要するに、この手段は、各導体回路14間に何
等の処理をも施さなければ各導体回路14間の間
隔にバラツキが生じるのであるが、このバラツキ
を各導体回路14間に支持突起20を形成するこ
とによつて解消したものなのである。 In short, in this method, if no treatment is performed between the conductor circuits 14, variations will occur in the spacing between the conductor circuits 14, but this variation can be corrected by forming the support protrusions 20 between the conductor circuits 14. It was resolved by this.
(考案の作用)
以上のような手段を採ることによつて、本考案
に係る半導体素子搭載用基板10にあつては、次
のような作用がある。すなわち、第3図〜第5図
に示すように、搭載部12の近傍周囲であつて各
導体回路14間に、これら各導体回路14と同じ
程度の高さを有する支持突起20を、各導体回路
14とは干渉しないように形成したことによつ
て、特にキヤツプ16あるいは堰部材17を固着
するための固着部分18において、第4図及び第
5図に示したように、各導体回路14間に生じて
いる間隔が均等化されている。このような状態に
なつているから、その上にキヤツプ16あるいは
堰部材17を固着した場合には第5図に示したよ
うに、各キヤツプ16あるいは堰部材17の下面
がこの下方に位置するソルダーレジスト15a等
に非常によくなじむのである。つまり、各導体回
路14の上側にキヤツプ16あるいは堰部材17
を固着した場合にあつても、従来問題となつてい
たような湿気を通す間隙の発生が防止されている
のである。(Function of the invention) By adopting the above-described measures, the semiconductor element mounting substrate 10 according to the present invention has the following effects. That is, as shown in FIGS. 3 to 5, a support protrusion 20 having the same height as each conductor circuit 14 is provided between each conductor circuit 14 in the vicinity of the mounting portion 12. By forming it so that it does not interfere with the circuit 14, there is no interference between the conductor circuits 14, especially in the fixing portion 18 for fixing the cap 16 or the weir member 17, as shown in FIGS. 4 and 5. The intervals that occur in the above are equalized. Since it is in such a state, when the cap 16 or weir member 17 is fixed on top of it, the lower surface of each cap 16 or weir member 17 will be attached to the solder located below, as shown in FIG. It adapts very well to the resist 15a and the like. That is, a cap 16 or a weir member 17 is placed above each conductor circuit 14.
This prevents the formation of gaps that allow moisture to pass through, which was a problem in the past, even when the material is fixed.
(実施例)
次に、本考案を、図面に示した具体的な実施例
に基づいてより詳細に説明する。(Example) Next, the present invention will be explained in more detail based on a specific example shown in the drawings.
第1図及び第2図は共に本考案に係る半導体素
子搭載基板10を示しているが、第1図に示した
半導体素子搭載用基板10にあつてはその固着部
分18に堰部材17を固着したものであり、第2
図に示した半導体素子搭載用基板10は固着部分
18にキヤツプ16を固着したものである。いず
れにしても、これらの各半導体素子搭載用基板1
0は、その基材11の略中心部分に半導体素子1
3を搭載するための搭載部12が形成してあり、
この搭載部12の近傍に各導体回路14の端部が
集中しているものである。また、各導体回路14
は基材11の表面に貼付またはエツチング処理に
よつて形成したものであるから、所定高さ盛り上
がつている。 1 and 2 both show a semiconductor element mounting board 10 according to the present invention, and in the case of the semiconductor element mounting board 10 shown in FIG. This is the second
The semiconductor element mounting substrate 10 shown in the figure has a cap 16 fixed to a fixed portion 18. In any case, each of these semiconductor element mounting substrates 1
0, the semiconductor element 1 is located approximately at the center of the base material 11.
A mounting portion 12 is formed for mounting 3.
The ends of each conductor circuit 14 are concentrated near this mounting portion 12. In addition, each conductor circuit 14
Since it is formed on the surface of the base material 11 by pasting or etching, it is raised to a predetermined height.
そして、各導体回路14間には、各図において
黒く塗り潰して明示したしように、所定高さ盛り
上がつた各導体回路14と同じ程度の高さを有す
る支持突起20が、各導体回路14とは干渉しな
いように形成してある。これら各支持突起20の
形成方法は種々考えることができるが、本例にあ
つては各導体回路14と同じ材料によつて形成し
た。また、このように導体回路14と同じ材料に
よつて形成した各支持突起20は、各導体回路1
4の貼付あるいはエツチング処理の際に同時に形
成される。なお、各支持突起20は各導体回路1
4とは異なる材料によつて別途形成して構成する
ことは可能である。 Between each conductor circuit 14, there is a support protrusion 20 having the same height as each conductor circuit 14, which is raised to a predetermined height, as shown in black in each figure. are formed so as not to interfere with each other. Various methods can be considered for forming each of these support protrusions 20, but in this example, they are formed from the same material as each conductor circuit 14. Moreover, each support protrusion 20 formed of the same material as the conductor circuit 14 in this way
It is formed simultaneously during the pasting or etching process of step 4. Note that each support protrusion 20 corresponds to each conductor circuit 1.
It is possible to separately form and configure it from a material different from 4.
また、各支持突起20は、固着部分18にキヤ
ツプ16や堰部材17を固着した場合に、これら
のキヤツプ16や堰部材17の下方に間隙を形成
しないようにするためのものであるから、例えば
第3図に示したように破線で示した固着部分18
からはみ出したものであつてもよいが、少なくと
も固着部分18に対応する部分にのみ形成して実
施するものである。 Further, each support protrusion 20 is for preventing a gap from being formed below the cap 16 or the weir member 17 when the cap 16 or the weir member 17 is fixed to the fixed portion 18, for example. Fixed portion 18 shown in broken lines as shown in FIG.
Although it may be a part protruding from the fixing part 18, it is formed only in at least a part corresponding to the fixed part 18.
さらに、各支持突起20は、第3図に示したよ
うに直線的に形成して実施してもよいが、これら
支持突起20の形状は第6図〜第8図に示したよ
うにな形状に形成して実施してもよい。第6図に
示した例の場合は、各支持突起20の先端が各導
体回路14に接触している場合を示している。こ
の場合には各支持突起20の他端を導体回路14
と同様に電気接続の用に供することができる。第
7図に示した例の場合は、各支持突起20の先端
部分が固着部分18の内側線に沿つて形成したも
のであり、このように形成した場合は各導体回路
14間の間隔を実質的にゼロに近づけることがで
きる。第8図に示した例の場合は、各支持突起2
0を固着部分18に対応する部分にのみ形成した
ものである。この場合は各支持突起20の材料を
必要最小限度に抑えることができる。 Furthermore, each support protrusion 20 may be formed linearly as shown in FIG. It may be formed and implemented. In the example shown in FIG. 6, the tip of each support protrusion 20 is in contact with each conductor circuit 14. In this case, the other end of each support protrusion 20 is connected to the conductor circuit 14.
It can be used for electrical connections as well. In the case of the example shown in FIG. 7, the tip portion of each support protrusion 20 is formed along the inner line of the fixed portion 18, and when formed in this way, the spacing between each conductor circuit 14 is substantially reduced. can be brought close to zero. In the case of the example shown in FIG. 8, each support protrusion 2
0 is formed only in the portion corresponding to the fixed portion 18. In this case, the material for each support protrusion 20 can be kept to the necessary minimum.
以上のように各支持突起20を形成した基材1
1上に、第4図に示したように、ソルダーレジス
ト15aを印刷した。このソルダーレジスト15
aの上に、第5図に示したように、接着シート1
5bを仮接着したキヤツプ16あるいは堰部材1
7をプレス等の方法により接合後一体化した。 Base material 1 with each support protrusion 20 formed as described above
1, a solder resist 15a was printed as shown in FIG. This solder resist 15
As shown in FIG.
Cap 16 or weir member 1 to which 5b is temporarily attached
7 were joined and integrated by a method such as pressing.
次に、各部材の材料等を具体的にして形成した
場合の実施例を説明する。 Next, an example will be described in which the materials of each member are specifically formed.
実施例 1
ガラスエポキシ樹脂からなる銅張り積層板上に
常法により、半導体素子13と接続するための導
体回路14及び支持突起20を同一材料によつて
同時に形成した。その後、搭載部12及び各導体
回路14の先端部分を除いてソルダーレジスト1
5aを印刷した。そして、常法の電解ニツケルメ
ツキ、金メツキを施した。Example 1 A conductor circuit 14 for connecting to a semiconductor element 13 and a support protrusion 20 were simultaneously formed using the same material on a copper-clad laminate made of glass epoxy resin by a conventional method. After that, solder resist 1 is applied except for the mounting portion 12 and the tip of each conductor circuit 14.
5a was printed. Then, conventional electrolytic nickel plating and gold plating were applied.
この半導体素子搭載用基板10に、接着シート
15bを仮接着した堰部材17をプレスにより接
合一体化した。 The weir member 17 to which the adhesive sheet 15b was temporarily bonded was integrally bonded to this semiconductor element mounting substrate 10 by pressing.
実施例 2
ガラストリアジン樹脂からなる銅張り積層板上
に、常法により、半導体素子13と接続するため
の導体回路14及び支持突起20を同一材料によ
つて同時に形成した。その後、搭載部12及び各
導体回路14の先端部分を除いてソルダーレジス
ト15aを印刷した。そして、常法の電解ニツケ
ルメツキ、金メツキを施した。Example 2 On a copper-clad laminate made of glass triazine resin, a conductive circuit 14 for connection to a semiconductor element 13 and a support protrusion 20 were simultaneously formed of the same material by a conventional method. Thereafter, a solder resist 15a was printed except for the mounting portion 12 and the tip portions of each conductive circuit 14. Then, conventional electrolytic nickel plating and gold plating were applied.
この半導体素子搭載用基板10の搭載部12に
半導体素子13を銀ペーストで固着した後、ワイ
ヤーボンデイングした。半導体素子13上をポツ
チング樹脂で封止した後、さらにアルミニウム製
のキヤツプ16で全体を封止した。 After the semiconductor element 13 was fixed to the mounting portion 12 of the semiconductor element mounting substrate 10 with silver paste, wire bonding was performed. After the top of the semiconductor element 13 was sealed with a potting resin, the whole was further sealed with a cap 16 made of aluminum.
(考案の効果)
以上説明したように、本考案に係る半導体素子
搭載用基板10によれば、
半導体素子13を搭載するための搭載部12を
有するとともに、この搭載部12の近傍に半導体
素子13と結線されるため所定高さ盛り上がつた
複数の導体回路14を形成した半導体素子搭載用
基板において、
搭載部12の近傍周囲であつて各導体回路14
間に、これら各導体回路14と同じ程度の高さを
有する支持突起20を、各導体回路14とは干渉
しないように形成したこと
にその特徴があり、これにより、各導体回路間の
間隔を均等にすることができて、これによりキヤ
ツプや堰部材の基板に対する固定を確実なものと
して、半導体素子等の保護を確実に行なうことの
できる半導体素子搭載用基板を提供することがで
きるのである。(Effects of the Invention) As described above, the semiconductor element mounting board 10 according to the present invention has the mounting part 12 for mounting the semiconductor element 13, and the semiconductor element 13 in the vicinity of the mounting part 12. In a substrate for mounting a semiconductor element on which a plurality of conductor circuits 14 are formed that are raised to a predetermined height in order to be connected to the conductor circuits 14 in the vicinity of the mounting portion 12,
The feature is that a support protrusion 20 having the same height as each conductor circuit 14 is formed between the conductor circuits 14 so as not to interfere with each conductor circuit 14, thereby reducing the spacing between each conductor circuit. This makes it possible to provide a substrate for mounting a semiconductor element, which can securely fix the cap or weir member to the substrate and reliably protect the semiconductor element, etc.
第1図は本考案に係る半導体素子搭載用基板の
斜視図、第2図は他の例を示す斜視図、第3図は
第1図の要部拡大部分平面図、第4図は第3図の
−線部分の拡大縦断面図、第5図は第4図に
示したものにキヤツプまたは堰部材を固着した状
態を示す縦断面図、第6図〜第8図のそれぞれは
各支持突起の形成方法を変えたものを示した第3
図に対応する部分平面図である。第9図〜第11
図は従来の例を示すものであつて、第9図は第3
図に対応した平面図、第10図は同第4図に対応
した縦断面図、第11図は第5図に対応した縦断
面図である。
符号の説明、10……半導体素子搭載用基板、
11……基材、12……搭載部、13……半導体
素子、14……導体回路、16……キヤツプ、1
7……堰部材、18……固着部分、20……支持
突起。
FIG. 1 is a perspective view of a substrate for mounting a semiconductor element according to the present invention, FIG. 2 is a perspective view showing another example, FIG. 3 is an enlarged partial plan view of the main part of FIG. Figure 5 is an enlarged vertical cross-sectional view of the portion indicated by the - line in the figure, Figure 5 is a vertical cross-sectional view showing the state in which the cap or weir member is fixed to the one shown in Figure 4, and Figures 6 to 8 are each of the support protrusions. The third example shows a different method of forming
FIG. 3 is a partial plan view corresponding to the figure. Figures 9 to 11
The figure shows a conventional example, and FIG. 9 shows the third
10 is a longitudinal sectional view corresponding to FIG. 4, and FIG. 11 is a longitudinal sectional view corresponding to FIG. 5. Explanation of symbols, 10...Semiconductor element mounting substrate,
DESCRIPTION OF SYMBOLS 11... Base material, 12... Mounting part, 13... Semiconductor element, 14... Conductor circuit, 16... Cap, 1
7...Weir member, 18... Fixed portion, 20... Support protrusion.
Claims (1)
るとともに、この搭載部の近傍に前記半導体素
子と結線されるため所定高さ盛り上がつた複数
の導体回路を形成した半導体素子搭載用基板に
おいて、 前記搭載部の近傍周囲であつて前記各導体回
路間に、これら各導体回路と同じ程度の高さを
有する支持突起を、前記各導体回路とは干渉し
ないように形成したことを特徴とする半導体素
子搭載用基板。 2) 前記支持突起を、前記各導体回路と同一材
料によつて形成したことを特徴とする実用新案
登録請求の範囲第1項に記載の半導体素子搭載
用基板。[Claims for Utility Model Registration] 1) Having a mounting part for mounting a semiconductor element, and forming a plurality of conductor circuits raised to a predetermined height in the vicinity of this mounting part to be connected to the semiconductor element. In the substrate for mounting a semiconductor element, support protrusions having the same height as each of the conductor circuits are provided in the vicinity of the mounting portion and between the conductor circuits so as not to interfere with each of the conductor circuits. A substrate for mounting a semiconductor element, characterized in that: 2) The substrate for mounting a semiconductor element according to claim 1, wherein the support protrusion is formed of the same material as each of the conductor circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP536086U JPH0451484Y2 (en) | 1986-01-18 | 1986-01-18 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP536086U JPH0451484Y2 (en) | 1986-01-18 | 1986-01-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62192664U JPS62192664U (en) | 1987-12-08 |
JPH0451484Y2 true JPH0451484Y2 (en) | 1992-12-03 |
Family
ID=30786871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP536086U Expired JPH0451484Y2 (en) | 1986-01-18 | 1986-01-18 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0451484Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0278253A (en) * | 1988-09-14 | 1990-03-19 | Matsushita Electric Works Ltd | Multilayer plastic chip carrier |
-
1986
- 1986-01-18 JP JP536086U patent/JPH0451484Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS62192664U (en) | 1987-12-08 |
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