JPH0451094B2 - - Google Patents

Info

Publication number
JPH0451094B2
JPH0451094B2 JP59164656A JP16465684A JPH0451094B2 JP H0451094 B2 JPH0451094 B2 JP H0451094B2 JP 59164656 A JP59164656 A JP 59164656A JP 16465684 A JP16465684 A JP 16465684A JP H0451094 B2 JPH0451094 B2 JP H0451094B2
Authority
JP
Japan
Prior art keywords
transistor
base
differential circuit
signal
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59164656A
Other languages
Japanese (ja)
Other versions
JPS6143018A (en
Inventor
Hiroyuki Hatano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP16465684A priority Critical patent/JPS6143018A/en
Publication of JPS6143018A publication Critical patent/JPS6143018A/en
Publication of JPH0451094B2 publication Critical patent/JPH0451094B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Amplitude Modulation (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、全帰還形の二重平衡形差動増幅回
路を以て構成された信号切換回路の改良に関す
る。
DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application This invention relates to an improvement in a signal switching circuit configured with a fully feedback double-balanced differential amplifier circuit.

従来の技術 全帰還形の二重平衡形差動増幅回路で構成され
る信号切換回路は、第3図に示すように、第1お
よび第2の差動回路2,4に対して第3の差動回
路6を設置したものである。
2. Description of the Related Art As shown in FIG. A differential circuit 6 is installed.

第1の差動回路2は、トランジスタ8,10で
構成され、第2の差動回路4はトランジスタ1
2,14で構成され、また、第3の差動回路6は
トランジスタ16,18で構成されている。抵抗
20は第1および第2の差動回路2,4の負荷抵
抗であり、各差動回路2,4,6には定電流源2
2から動作電流が与えられる。
The first differential circuit 2 is composed of transistors 8 and 10, and the second differential circuit 4 is composed of transistors 1 and 10.
Further, the third differential circuit 6 is composed of transistors 16 and 18. The resistor 20 is a load resistor for the first and second differential circuits 2, 4, and each differential circuit 2, 4, 6 has a constant current source 2.
The operating current is given from 2.

入力端子24には第1の信号、入力端子26に
は第2の信号が与えられ、トランジスタ16,1
8のベースには図示してない制御回路から切換信
号が与えられ、選択された信号は出力端子28か
ら取り出される。
A first signal is applied to the input terminal 24, a second signal is applied to the input terminal 26, and the transistors 16, 1
A switching signal is applied to the base of 8 from a control circuit (not shown), and the selected signal is taken out from the output terminal 28.

すなわち、トランジスタ16のベース電位がト
ランジスタ18のベース電位より高い場合、第1
の差動回路2に動作電流が流れるため、入力端子
24に加えられた第1の信号が選択されて出力端
子28に現れる。また、トランジスタ18のベー
ス電位が、トランジスタ16のベース電位より高
い場合、第2の差動回路4に動作電流が流れるた
め、入力端子26に加えられた第2の信号が選択
されて出力端子28に現れる。
That is, when the base potential of the transistor 16 is higher than the base potential of the transistor 18, the first
Since an operating current flows through the differential circuit 2 , the first signal applied to the input terminal 24 is selected and appears at the output terminal 28 . Furthermore, when the base potential of the transistor 18 is higher than the base potential of the transistor 16, an operating current flows through the second differential circuit 4, so that the second signal applied to the input terminal 26 is selected and output to the output terminal 28. appears in

第4図のAはトランジスタ18のベースに加え
られる切換信号、第4図のBはトランジスタ16
のベースに加えられる切換信号である。
A in FIG. 4 is a switching signal applied to the base of transistor 18, and B in FIG. 4 is a switching signal applied to the base of transistor 16.
is a switching signal applied to the base of

発明が解決しようとする問題点 この信号切換えを高速度で行う場合、トランジ
スタ16,18のベース・コレクタ間に容量CBC
が存在するため、第4図のCに示すように、信号
切換えに伴う不要な切換えパルスC0が発生する。
Problems to be Solved by the Invention When performing this signal switching at high speed, the capacitance C BC between the base and collector of transistors 16 and 18
As a result, an unnecessary switching pulse C 0 is generated as a result of signal switching, as shown in C in FIG.

そこで、この発明は、このような信号切換えに
伴う信号出力に不要な切換えパルスの発生を抑制
した信号切換回路の提供を目的とする。
SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a signal switching circuit that suppresses the generation of unnecessary switching pulses in signal output due to such signal switching.

問題点を解決するための手段 この発明の信号切換回路は、エミツタを共通に
した第1および第2のトランジスタ46,48を
備え、前記第2のトランジスタのベース・コレク
タが共通にされているとともに、そのベース・コ
レクタと電源側との間に第1の抵抗58が接続さ
れ、かつ、前記第1のトランジスタのベースに選
択すべき第1の信号が加えられ、前記第2のトラ
ンジスタのベース・コレクタ側から出力が取り出
される第1の差動回路32と、エミツタを共通に
した第3および第4のトランジスタ50,52を
備え、前記第3のトランジスタのベース・コレク
タを共通にするとともに、前記第2のトランジス
タのベース・コレクタに共通に接続され、かつ、
第4のトランジスタのベースに選択すべき第2の
信号が加えられ、前記第3のトランジスタのベー
ス・コレクタ側から出力が取り出される第2の差
動回路34と、前記第1の差動回路に対応した第
5のトランジスタ54、前記第2の差動回路に対
応した第6のトランジスタ56の各エミツタを共
通に接続し、そのベースに前記第5および第6の
トランジスタを選択的に導通状態にするための切
換信号が加えられる第3の差動回路36と、この
第3の差動回路の前記第5のトランジスタと前記
第1の差動回路との間に前記第5のトランジスタ
側に第2の抵抗42を介して接続され、ベースに
一定の直流電圧が加えられる第7のトランジスタ
38と、前記第3の差動回路の前記第6のトラン
ジスタと前記第2の差動回路との間に前記第6の
トランジスタ側に第3の抵抗44を介して接続さ
れ、ベースに前記第7のトランジスタと共通に一
定の直流電圧が加えられる第8のトランジスタ4
0とを備えたものである。
Means for Solving the Problems The signal switching circuit of the present invention includes first and second transistors 46 and 48 having a common emitter, and the second transistors have a common base and collector. , a first resistor 58 is connected between the base collector and the power supply side, a first signal to be selected is applied to the base of the first transistor, and a first signal to be selected is applied to the base of the second transistor. A first differential circuit 32 whose output is taken out from the collector side, and third and fourth transistors 50 and 52 having a common emitter, the third transistor having a common base and collector, and the third transistor having a common emitter. commonly connected to the base and collector of the second transistor, and
A second differential circuit 34, in which a second signal to be selected is applied to the base of the fourth transistor, and an output is taken out from the base/collector side of the third transistor, and the first differential circuit. The respective emitters of the corresponding fifth transistor 54 and the sixth transistor 56 corresponding to the second differential circuit are connected in common, and the fifth and sixth transistors are selectively turned on to their bases. a third differential circuit 36 to which a switching signal is applied, and a third differential circuit on the fifth transistor side between the fifth transistor of the third differential circuit and the first differential circuit; between the seventh transistor 38 connected via the second resistor 42 and having a constant DC voltage applied to its base, and the sixth transistor of the third differential circuit and the second differential circuit. an eighth transistor 4 which is connected to the sixth transistor side via a third resistor 44 and has a base applied with a constant DC voltage in common with the seventh transistor;
0.

作 用 第1および第2の差動回路と、第3の差動回路
との間に定電流源を設置し、第3の差動回路を構
成するトランジスタに対して定電流を流し込み、
かつ、トランジスタのベース・コレクタ間の容量
に直列に抵抗が接続されたことにより、容量に流
れる電流変化が抑制される。
A constant current source is installed between the first and second differential circuits and the third differential circuit, and a constant current is applied to the transistors constituting the third differential circuit.
In addition, since the resistor is connected in series to the capacitor between the base and collector of the transistor, changes in the current flowing through the capacitor are suppressed.

実施例 以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
Embodiments Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings.

第1図はこの発明の信号切換回路の実施例を示
している。
FIG. 1 shows an embodiment of the signal switching circuit of the present invention.

第1および第2の差動回路32,34に対して
第3の差動回路36が設置され、第1および第2
の差動回路32,34と第3の差動回路36との
間の電流経路に、定電流源としての第7および第
8のトランジスタとしてのトランジスタ38,4
0および抵抗42,44が直列に接続されて設置
されている。
A third differential circuit 36 is installed for the first and second differential circuits 32 and 34, and
In the current path between the differential circuits 32, 34 and the third differential circuit 36, transistors 38, 4 as seventh and eighth transistors as constant current sources are provided.
0 and resistors 42 and 44 are connected in series.

すなわち、第1の差動回路32はエミツタを共
通にした第1および第2のトランジスタとしての
トランジスタ46,48、第2の差動回路34は
エミツタを共通にした第3および第4のトランジ
スタとしてのトランジスタ50,52、また、第
3の差動回路36はエミツタを共通にした第5お
よび第6のトランジスタとしてのトランジスタ5
4,56でそれぞれ構成され、トランジスタ5
4,56のエミツタは接地点(GND)に接続さ
れている。第1の抵抗としての抵抗58は、第1
および第2の差動回路32,34の負荷抵抗であ
る。
That is, the first differential circuit 32 has transistors 46 and 48 as first and second transistors having a common emitter, and the second differential circuit 34 has transistors 46 and 48 as third and fourth transistors having a common emitter. transistors 50 and 52, and the third differential circuit 36 has a transistor 5 as a fifth and sixth transistor having a common emitter.
4 and 56, respectively, and the transistor 5
Emitters 4 and 56 are connected to the ground point (GND). The resistor 58 as the first resistor is the first resistor.
and the load resistance of the second differential circuits 32 and 34.

また、トランジスタ38,40のベースには、
電圧源60から加えられる直流電圧によつてバイ
アスが与えられ、第2および第3の抵抗としての
抵抗42,44およびトランジスタ54,56と
あいまつて、一定の定電流を発生するようになつ
ている。
Furthermore, at the bases of the transistors 38 and 40,
A bias is applied by a DC voltage applied from a voltage source 60, and in combination with resistors 42 and 44 as second and third resistors and transistors 54 and 56, a constant constant current is generated. .

そして、入力端子62,64には、第1および
第2の信号が加えられ、トランジスタ54,56
のベースには、切換え信号が与えられ、選択され
た信号は、出力端子66から取り出されるように
なつている。
The first and second signals are applied to the input terminals 62 and 64, and the transistors 54 and 56
A switching signal is applied to the base of the switch, and the selected signal is taken out from the output terminal 66.

以上の構成に基づき、その動作を第2図を参照
して説明する。
Based on the above configuration, its operation will be explained with reference to FIG.

トランジスタ46,48またはトランジスタ5
0,52に流れる電流をIとすると、トランジス
タ38またはトランジスタ40には2Iの動作電流
が流れるように回路条件を設定する。
Transistor 46, 48 or transistor 5
If the current flowing through the transistors 0 and 52 is I, circuit conditions are set so that an operating current of 2I flows through the transistor 38 or the transistor 40.

この場合、トランジスタ46,48またはトラ
ンジスタ50,52に流れる動作電流はトランジ
スタ38,60、抵抗42,44およびトランジ
スタ54,56で設定される。
In this case, the operating current flowing through transistors 46, 48 or transistors 50, 52 is set by transistors 38, 60, resistors 42, 44, and transistors 54, 56.

今、仮に、トランジスタ54あるいはトランジ
スタ56のベースに、トランジスタ54あるいは
トランジスタ56が十分に導通するような電圧が
印加されているとき、動作電流2Iは、 2I={VB−VBE−VCE(SAT)}/R で与えられる。ここで、Rは抵抗42または抵抗
44の抵抗値、VBEはトランジスタ38またはト
ランジスタ40のエミツタ・ベース間電圧、
VCE(SAT)はトランジスタ54またはトランジスタ
56のコレクタ・エミツタ間飽和電圧である。
Now, if a voltage is applied to the base of the transistor 54 or the transistor 56 such that the transistor 54 or the transistor 56 becomes sufficiently conductive, the operating current 2I is as follows: 2I={V B −V BE −V CE( SAT) }/R. Here, R is the resistance value of the resistor 42 or 44, V BE is the emitter-base voltage of the transistor 38 or transistor 40,
V CE(SAT) is the collector-emitter saturation voltage of transistor 54 or transistor 56.

また、このとき、抵抗42,44の抵抗値
R42、R44がR=R42=R44、トランジスタ54,
56のコレクタ・エミツタ間飽和電圧VCE(SAT)Q54
VCE(SAT)Q56が、VCE(SAT)=VCE(SAT)Q54=VCE(SAT)Q56

すれば、トランジスタ38,40に流れる動作電
流Iは等しくなる。
Also, at this time, the resistance values of resistors 42 and 44
R42 , R44 are R= R42 = R44 , transistor 54,
56 collector-emitter saturation voltage V CE(SAT)Q54 ,
V CE(SAT)Q56 is V CE(SAT) = V CE(SAT)Q54 = V CE(SAT)Q56
If so, the operating currents I flowing through the transistors 38 and 40 will be equal.

なお、このとき、トランジスタ38,40のベ
ース・エミツタ間電圧VBEQ38、VBEQ40は、VBE
VBEQ38=VBEQ40であることは言うまでもない。
At this time, the base-emitter voltages V BEQ38 and V BEQ40 of the transistors 38 and 40 are V BE =
It goes without saying that V BEQ38 = V BEQ40 .

また、トランジスタ54あるいはトランジスタ
56のベースに、トランジスタ54あるいはトラ
ンジスタ56が不導通となる電圧が印加されたと
きは、それぞれのトランジスタ54,56のコレ
クタ・エミツタ間は、オープン状態となるため、
トランジスタ38あるいはトランジスタ40には
動作電流が流れなくなる。
Furthermore, when a voltage is applied to the base of the transistor 54 or the transistor 56 that makes the transistor 54 or the transistor 56 non-conductive, the collector-emitter of each transistor 54 and 56 is in an open state.
No operating current flows through transistor 38 or transistor 40.

第2図のAに示す切換え信号パルスがトランジ
スタ56のベースに加えられ、第2図のBに示す
切換え信号パルスがトランジスタ54のベースに
加えられると、トランジスタ54,56は各信号
レベルに応じて交互に切換えられ、第1および第
2の差動回路32,34の動作電流が交互に切換
えられ、入力端子62,64に加えられた第1お
よび第2の信号が、第2図のCに示すように、交
互に選択されて出力端子66に現れる。
When the switching signal pulse shown at A in FIG. 2 is applied to the base of transistor 56 and the switching signal pulse shown at B in FIG. The operating currents of the first and second differential circuits 32, 34 are alternately switched, and the first and second signals applied to the input terminals 62, 64 are switched to C in FIG. As shown, they are alternately selected and appear at output terminal 66.

この場合、第2図のCにおいて、C0は出力端
子66に現れる切換えパルスを示し、この切換え
パルスC0のレベルは、各トランジスタ54,5
6のベース・コレクタ間容量に対して抵抗42,
44が直列に接続されるため、その容量に流れる
電流の変化が制限される結果、従来の回路に比較
し、無視できる程度に抑制される。
In this case, at C in FIG .
Resistor 42 for the base-collector capacitance of 6,
44 are connected in series, changes in the current flowing through the capacitors are limited, and as a result, changes in the current flowing through the capacitances are suppressed to a negligible level compared to conventional circuits.

また、第3図に示す従来の回路との比較から明
らかなように、トランジスタ54,56は接地側
に置かれているため、トランジスタ54,56の
コレクタには、トランジスタ54,56の導通時
の飽和電圧が与えられ、従来回路の場合より極端
に低い値となるので、信号のダイナミツクレンジ
の拡大を図ることができる。
Furthermore, as is clear from a comparison with the conventional circuit shown in FIG. 3, since the transistors 54 and 56 are placed on the ground side, the collectors of the transistors 54 and 56 have a Since the saturation voltage is given to an extremely lower value than in the conventional circuit, the dynamic range of the signal can be expanded.

発明の効果 以上説明したように、この発明によれば、信号
切換え速度を高速化した場合にも、その高速化に
伴う切換えパルスは殆ど無視できる程度に抑制で
きるとともに、信号のダイナミツクレンジの拡大
を図ることができる。
Effects of the Invention As explained above, according to the present invention, even when the signal switching speed is increased, the switching pulses accompanying the increased speed can be suppressed to an almost negligible level, and the dynamic range of the signal can be expanded. can be achieved.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の信号切換回路の実施例を示
す回路図、第2図はその動作を示す説明図、第3
図は従来の信号切換回路を示す回路図、第4図は
その動作を示す説明図である。 32……第1の差動回路、34……第2の差動
回路、36……第3の差動回路、38……第7の
トランジスタ、40……第8のトランジスタ、4
2……第2の抵抗、44……第3の抵抗、46…
…第1のトランジスタ、48……第2のトランジ
スタ、50……第3のトランジスタ、52……第
4のトランジスタ、54……第5のトランジス
タ、56……第6のトランジスタ、58……第1
の抵抗。
FIG. 1 is a circuit diagram showing an embodiment of the signal switching circuit of the present invention, FIG. 2 is an explanatory diagram showing its operation, and FIG.
The figure is a circuit diagram showing a conventional signal switching circuit, and FIG. 4 is an explanatory diagram showing its operation. 32...First differential circuit, 34...Second differential circuit, 36...Third differential circuit, 38...Seventh transistor, 40...Eighth transistor, 4
2...Second resistance, 44...Third resistance, 46...
...First transistor, 48...Second transistor, 50...Third transistor, 52...Fourth transistor, 54...Fifth transistor, 56...Sixth transistor, 58...Third transistor 1
resistance.

Claims (1)

【特許請求の範囲】 1 エミツタを共通にした第1および第2のトラ
ンジスタを備え、前記第2のトランジスタのベー
ス・コレクタが共通にされているとともに、その
ベース・コレクタと電源側との間に第1の抵抗が
接続され、かつ、前記第1のトランジスタのベー
スに選択すべき第1の信号が加えられ、前記第2
のトランジスタのベース・コレクタ側から出力が
取り出される第1の差動回路と、 エミツタを共通にした第3および第4のトラン
ジスタを備え、前記第3のトランジスタのベー
ス・コレクタを共通にするとともに、前記第2の
トランジスタのベース・コレクタに共通に接続さ
れ、かつ、第4のトランジスタのベースに選択す
べき第2の信号が加えられ、前記第3のトランジ
スタのベース・コレクタ側から出力が取り出され
る第2の差動回路と、 前記第1の差動回路に対応した第5のトランジ
スタ、前記第2の差動回路に対応した第6のトラ
ンジスタの各エミツタを共通に接続し、そのベー
スに前記第5および第6のトランジスタを選択的
に導通状態にするための切換信号が加えられる第
3の差動回路と、 この第3の差動回路の前記第5のトランジスタ
と前記第1の差動回路との間に前記第5のトラン
ジスタ側に第2の抵抗を介して接続され、ベース
に一定の直流電圧が加えられる第7のトランジス
タと、 前記第3の差動回路の前記第6のトランジスタ
と前記第2の差動回路との間に前記第6のトラン
ジスタ側に第3の抵抗を介して接続され、ベース
に前記第7のトランジスタと共通に一定の直流電
圧が加えられる第8のトランジスタと、 を備えたことを特徴とする信号切換回路。
[Claims] 1. A first and a second transistor having a common emitter, the base and collector of the second transistor being common, and between the base and collector and the power supply side. A first resistor is connected, a first signal to be selected is applied to the base of the first transistor, and a first signal to be selected is applied to the base of the first transistor.
a first differential circuit whose output is taken out from the base-collector side of the transistor; and third and fourth transistors having a common emitter, the third transistor having a common base-collector, Commonly connected to the base and collector of the second transistor, a second signal to be selected is applied to the base of the fourth transistor, and an output is taken out from the base and collector of the third transistor. The emitters of a second differential circuit, a fifth transistor corresponding to the first differential circuit, and a sixth transistor corresponding to the second differential circuit are connected in common, and the base thereof is connected to the emitter of the fifth transistor corresponding to the first differential circuit. a third differential circuit to which a switching signal for selectively bringing the fifth and sixth transistors into conduction is applied; and the fifth transistor of the third differential circuit and the first differential circuit. a seventh transistor connected to the fifth transistor through a second resistor and having a constant DC voltage applied to its base; and the sixth transistor of the third differential circuit. and the second differential circuit, the eighth transistor is connected to the sixth transistor side via a third resistor, and a constant DC voltage is applied to the base in common with the seventh transistor. A signal switching circuit characterized by comprising: and.
JP16465684A 1984-08-06 1984-08-06 Signal switching circuit Granted JPS6143018A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16465684A JPS6143018A (en) 1984-08-06 1984-08-06 Signal switching circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16465684A JPS6143018A (en) 1984-08-06 1984-08-06 Signal switching circuit

Publications (2)

Publication Number Publication Date
JPS6143018A JPS6143018A (en) 1986-03-01
JPH0451094B2 true JPH0451094B2 (en) 1992-08-18

Family

ID=15797314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16465684A Granted JPS6143018A (en) 1984-08-06 1984-08-06 Signal switching circuit

Country Status (1)

Country Link
JP (1) JPS6143018A (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866306A (en) * 1988-04-01 1989-09-12 Digital Equipment Corporation ECL mux latch
JPH0633713Y2 (en) * 1989-04-19 1994-08-31 東光株式会社 Analog switch circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5242358A (en) * 1975-09-30 1977-04-01 Nec Corp Curret switching circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5242358A (en) * 1975-09-30 1977-04-01 Nec Corp Curret switching circuit

Also Published As

Publication number Publication date
JPS6143018A (en) 1986-03-01

Similar Documents

Publication Publication Date Title
JP3190399B2 (en) Comparison circuit device
US4769617A (en) Differential amplifier circuit
US5831473A (en) Reference voltage generating circuit capable of suppressing spurious voltage
JPH0451094B2 (en)
JPH0554072B2 (en)
US6559706B2 (en) Mixer circuitry
JPH0794971A (en) Differential amplifier
JPH0746764B2 (en) amplifier
JPS6252486B2 (en)
JP2687160B2 (en) Switch circuit
JPH0633713Y2 (en) Analog switch circuit
JPH029729B2 (en)
JP2579932B2 (en) Hysteresis comparator
JPH0347775B2 (en)
JPH054048Y2 (en)
JPH018027Y2 (en)
JP2674274B2 (en) Reference voltage circuit
JPH0583103A (en) Analog switching circuit
JPS6130325Y2 (en)
JPS6242605A (en) Amplitude limiting circuit
JPH0353804B2 (en)
JPH06260925A (en) Level shift circuit
JPS6034284B2 (en) amplifier circuit
JPS6161727B2 (en)
JPH0564486B2 (en)

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term