JPH04503141A - テレビジョン標準変換のための高速補間フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 一レビジョン　゛　のための　゛　ｌフィル技街的分野 この発明はテレビジ四ン標準変換のための、更に詳細には高精細度信号処理チャ ネルのより低い精細度の（ＮＴＳＣ／ＰＡＬ）チャネルへの変換のための信号処 理の分野に関係している。

！量技街 高精細度テレビジョン（８１）ＴＶ）解像度の能力のあるフィルム走査器（スキ ャナ）はこのフィルム走査器によって使用されたフィルム走査標準からｌｌ０Ｔ Ｖ標準への又は通常の６２５１５２５　（ＰＡＬ／ＮＴＳＣ）標準への変換を行 うためにその信号処理において標準変換器を備えていることが望ましい、使用さ れる一般的関数は補間の関数である。すなわち、出力標本の数は入力標本の数の 計算された（より小さい／より大きい）関数である。更に詳細には、より低い精 細度への変換のために使用される特定の関数はデシメーシヨンの関数、すなわち 入力標本に比較しての出力標本の数における減少、である。

高速有限インパルス応答（ＦＩＲ）フィルタ処理装置はデシメーシヨン、補間、 適応フィルタリング、及び二次元フィルタリングを可能にする態様において開示 されている（例えば、ＬＳＩロジック社（ＬＳＩ　Ｌｏｇｉｃ　Ｃｏｒｐｏｒａ ｔｉｏｎ）によって製作されたＬ　６４２６０　／Ｌ　６４２６１高速多目的Ｆ ＩＲ７イア１／夕（ＶＦＩＲ）を身よ、これは又フィルタ係数が入力データと同 じレートで変化することを可能にするように構成されることができる。このよう なフィルタはフィルタの出力を形式するように加え合わされたそれの出力と並列 に配列された複数の計算段における計算アルゴリズムを計算する（例えば、Ｌ　 ６４２６０　／Ｌ　６４２６１はそれぞれ高速１１Ａｃ並びに四つのデータ及び 四つの係数レジスタを備えている）。

ＦＩＲフィルタ処理装置がより高い精細度からより低いものへの変換を行うため にフィルム走査器のディジタル信号処理チャネルにおいて使用されるときには、 デシメーシッン因数はまれに整数である。これはフィルタ係数が入力データレー トで、すなわち画像入力に対しては画素レートで、変更されることは必要とする ので、水平ＦＩＲ関数に特別の要求をおく、この要件に加えて、補間（デシメー シヨン）パラメータは種種の入力フィルム判型及び出力テレビジ目ン標準に適応 するためにプログラム可能でなければならない、加えて、走査器応用は走査フィ ルム判型と１６：９ＨＤＴＶ又は４：３の６２５１５２５　（ＰＡＬ／ＮＴＳＣ ）線機縦比トノ間ノ移行ニ適応するようにパン及びズームのための設備を含むべ きである。これは種種のズーム及びパン比のためにフィールドごとに補間器（デ シメーシヨン）特性を変えることを必要とする。

発咀９匣示 （１）適当な記憶係数の高速選択によって画素ごとの基準でデシメータ（ｄｅｃ ｉｍａｔ−ｏｒ）又は補間器を変えること、及び（２）フィールド帰線消去期間 中に係数の新しい集合をロードすることのできる計算段を提供することがこの発 明の目的である。

全補間フィルタを一連の計算段に区分し、且つピン数、構成部品数、及び段間の 相互接続を最少化する処理素子で各段を実現することがこの発明の更なる目的で ある。

低生産量に対してさえも費用効率のよい補間器のための製造可能なアーキテクチ ャを提供することがこの発明の更なる目的である。

前述の諸口的は、一つのモードが専ら、補間係数とディジタル入力信号との積を 生成する乗算器への補間係数の高速供給に向けられ、且つもう一つのモードが専 ら、フィールド帰線消去期間中における新しい係数の直列ローディングに向けら れている、二つのモードにおいて動作可能に構成された等速呼出任数記憶装置（ ＲＡＭ）をそれぞれが備えている、並列に配列された複数の計算段を使用した補 間フィルタによって与えられる。

アドレス発生器は補間係数の集合を係数ＲＡＭヘロードするためにマルチプレク サに一連のローディングアドレスを供給する。このマルチプレクサは又−運の読 取アドレスを（外部源から）受ける。マルチプレクサは選択されたアドレスを二 つの動作モードの一つに従って係数ＲＡＭのアドレス線に接続するように切り換 えられる。すなわち、第１モードにおいては補間係数の集合が直列に入力されて ローディングアドレスの制御の下でＲＡ？ｌに記憶され、又第２モードにおいて は記憶された係数が読取アドレスの制御の下で画素レートにおいて乗算機に出力 される。

複数のそのような段が相互接続されていて、第１動作モードにおいては係数ＲＡ Ｍが直列にロードされ、且つ又第２モードにおいては係数ＲＡＭが同時にアドレ スされて種種の記憶補間係数が連続したディジタル信号に適用され、非整数比に 従って補間された（デシメートされた）出力を与えるようにされることができる 。

凹型ド１１１η驚咽 この発明は図面に関して説明されるが、この図面中、図１は線に沿っての出力画 素に対する入力の相対的位置を示した例示的デシメーク１フ図であり、 図２は入力データレートでのデシメーシヨン及び垂直帰線消去期間中の係数更新 を行うための高速計算段の基本的実現を示しており、図３は水平ＦＩＲフィルタ を構成するために並列に配列された、それぞれが図２に示されたような、四つの 計算段の線図であり、図４は垂直ＦＩＲフィルタを構成するために線遅延器を伴 って並列に配列された、それぞれが図２に示されたような、四つの計算段の線図 であり、又図５は図２に示された計算段の二つを含んだ応用特定集積回路（＾５ ＩＣ）の構成図である。

るための　の 非整数デシメーク５ン因数の要件は水平方向における２、７５のデシメーシゴン 比に対して図１に示されたように入力画素位置に対する出力の変化する関係から 生じる。このような比は出力標本が２．７５の入力標本間隔ごとに発生されるこ とを意味している。出力画素を生成する重み付は関数に対する各入力画素の寄与 （係数）は（入力画素に対する）出力画素の瞬間位置に依存するので、水平ＦＩ Ｒフィルタ係数は入力画素レートで変更されなければならない、垂直方向におけ る類似のデシメーシ四ン比は線レートで垂直ＦＩＲフィルタ係数を変更すること を必要とする。

動的なパン又はズームに対しては、水平及び垂直ＦＩＲフィルタ係数の全く新し い集合がパン又はズームの進行中にことごとくのフィールドに対して準備されな ければならない。

図２は等速呼出記憶装置１２に記憶された補間係数の集合によって表現された伝 達関数に従って入力系列のディジタル画像信号を出力系列のディジタル画像信号 に変換するための計算段１０の構成図を示している。更に詳細には、計算段１０ は入力ディジタル画像信号と特定の係数との積から出力ディジタル画像信号を計 算することによって入力系列の画像信号を重み付けする。各計算段ｌＯはそれゆ え一度に一つの画像信号について動作するための処理素子を構成している。続い て図３及び４に示されるように、そのような計算段の複数のものが多タップＦＩ Ｒフィルタ機能を与えるようにシステムアーキテクチャにおいて相互接続されて いる。再び図２に言及すると、ディジタル画像信号は加減遅延器１４に入力さ娠 そしてこの遅延器はデシメータ、補間器、又は他のＦＩＲフィルタ機能を実現す るために必要とされる遅延を与える。遅延器１４は又計算段１０内における又は システムアーキテクチャのどこかにおける（図２に示されていない）パイプライ ン・レジスタの使用に起因する遅延を補償するために使用されることができる。

遅延した出力はこの時点において、画像信号を後の計算段に供給するために利用 可能である。

係数の一つは適当なアドレスをＲＡＭ１２のアドレスボー）　１２ａに加えるこ とによって選択される。遅延器１４からの遅延した入力信号は乗算器１６におい て選択係数で乗算さね、そしてその積は加算器１８に加えられた第２信号人力Ｂ と加え合わされる。結果として加合せ信号は計算段１０の出力を構成する０図３ 及び４のシステムアーキテクチャに最もよく示されているように、第２人力Ｂは 先行する計算段の加合せ信号出力から発生する。

１１ＡＭ１２は、フィルタ係数の集合がアドレス／データ母線２０により直列に 入力されそしてアドレス発生器２２により供給された一連のローディングアドレ スの制御の下でＲＡ？１１２に記憶される第１モード、及び記憶された係数が（ 図示されていない外部源から）アドレス／データ母線２０により供給された読取 アドレスの制御の下でアドレスされた乗算器１６に加えられる第２モード、の二 つのモードで動作することができる。第２モードにおいては、係数は極めて高速 のレー゛トで乗算器１６に加えられることができ、例えば３０ＭＨｚ以上のビデ オレートが通常利用可能な構成部品で達成可能である。これは、係数が入力デー タと同じレートで変わることを必要とするので、非整数デシメーシヨンにおいて は特に有効である。共通のアドレス／データ母線２０における読取アドレス及び アドレス発生器２２からのローディイングアドレスはマルチプレクサ２４を経て ＲＡＭ１２のアドレスポート１２ａに選択的に入力される。読取又はローディイ ングアドレスの適当な経路はＲＡＭ１２の動作モードに従ってマルチプレクサ２ ４の選択動作によって決定される。特に、アドレス発生器２２へのＥＮＡＢＬＥ 　ＩＮパルスは第２動作モード中不能化される。これはアドレス／データ母線２ ０の経路をマルチプレクサ２４経出でＲＡＭアドレスポート１２ａへと定め、従 って読取アドレスはＲＡＭ　１２に供給されることができる。

アドレス発生器２２は第１モードにおける動作のために所定系列のローディング アドレスを供給するための係数器２６を含んでいる。係数器２６のあふれ出力に 接続されたフリップフロップ２８はこの系列が完了されたときにパルスを供給す る。　ｌ？ＡＭ　１２は次のように直列にロードされる。

１、ＥＮＡＢＬＥＩＮパルスはロード系列の開始時に可能化される。これはアド レス係数器出力の経路をマルチプレクサ２４経由でＲＡＭアドレスポート１２ａ へと定める。

２、係数データはアドレス／データ入力母線２０に加えられ、そしてＣＬＯＣＫ 線にパルスを加えることによってストローブされ、そしてＣＬＯＣＫ線にはＲＡ Ｍ１２のための読取り／書込みパルス発生器３０を駆動し且つ又アドレス係数器 ２６を増分し、従って次の係数値はＲＡＭ１２に転送されることができる。

３、ＲＡＭ１２が完全にロードされる（アドレス系列が完了される）と、係数器 ２６のあふれ出力はフリツプフロツプ２８をトグルし、読取り／書込み発生器３ ０にパルスを与え且つＥＮＡＢＬＥ　０１ｌＴ線を可能化する。　ＥＮＡＢＬＥ 　０１ｌＴ線は次の計算段ｌＯへのＥＮＡＢＬＥ　ＩＮとして使用されてそれの ＲＡＭ　１４がロードされることを可能にする。

複数の計算段１０の相互接続使用の例が図３及び４に示されている。四タップ水 平ＦＩＲ補間応用例が図３に示されている。アドレス／データ母線２０は前述の 二つの動作モードを実施するために各計算段１０に並列に接続されている。第１ モードにおいては、係数はそれぞれの段ｌＯへのＥＮＡＢＬＥ　１Ｍ線の直列活 動化によって相互接続段１０へ直列に、すなわち、Ｅｌの後Ｅ２．２２の後日、 などと、ロードされる。第２モードにおいては、段ＩＯは種種の記憶係数が連続 したディジタル人力信号に加えられて非整数デシメーシ四ン比に従ってデシメー トされた出力を与えるように同時にアドレスされる０図４は垂直ＦＩＲフィルタ を実現するための線遅延器３２ａ　、３２ｂ及び３２ｃの付加を示している。二 次元機能は図３及び４の形態を組み合わせることによって実現されることができ る。

図５は応用特定集積回路（ＡＳＩＣ）における実現のために特に適合した二つの 計算段１０の形態を示している０図５に見られるように、段１ｏのすべての素子 は、単独の形式で対の係数ＲＡＭ１２を同時にアドレスし且つ又対のＲＡＭ１２ を係数で直列ロードすることのできるアドレス発生器２２及びマルチプレクサ２ ４を除いて、２度繰り返されている。パイプラインレジスタ遅延器４０が典型的 なパイプライン形態で準備されており、そしてマルチプレクサ４２が、第２のプ ログラム可能な遅延器１２への入力の経路を定める際の付加的な順応性を与える 。加えて、第３人力（ＣＩＮ）が前の段との相互接続のための加算器１日に供給 される。

図２の計算段及び図５のＡＳＩＣは両方共、構成部品数及び電力消費量をかなり 低減し且つ又段又はＡＳＩＣが相互接続されるときの印刷回路板の複雑性を最小 化する設計の例示である。製造上の見地から現在採択された図５のＡＳＩＣ設計 は、約Ｉｎｓのゲート遅延で、３０朋２における実現を可能にする１、５μ技術 において普通に実現されたＣＩ’ｌＯＳゲート配列である０例えば、１２０　Ｍ 　ｌ１ｌｏｒｄ　ｓ−’データレートでの補間を必要とするＨＤＴＶ信号処理シ ステムに対しては、データ入力はより扱いやすい４Ｘ３０ＭＷｏｒｄｓ−’チャ ネルへ多重分解さ娠そして開示されたＡＳＩＣは各チャネルを形成するように相 互接続される。１０ビツトからなる入力データで、ビット係数確度が維持され、 そして丸め又は切捨て誤差を最小化するために、全解像度がＡＳＩＣにおいて維 持される。しかしながら、１８ビツトへの出力の切捨てがピンアウト要件を低減 するために使用される。これは１０ビツトフイルタが誤差なしで実現されること を可能にするために十分である。

この発明は特に現在採択された実施例に関して詳細に説明されたが、この発明の 精神及び範囲内において種種の変形及び変更が行われ得ることは理解されるであ ろう。

ＦＩＧ、　２ 国際調査報告 ｍｒｍｉｗｌ＆−α−−ＰＣＴ／ＵＳ　９０１０６３８８国際調査報告 ＵＳ　９００６３８８ ５＾　４２０４６

Claims (1)

1. 【特許請求の範囲】 １．出力が加え合わされて出力系列のディジタル信号を形成するようになってい る並列に配列された複数の相互接続された計算段（１０）において適用された計 算アルゴリズムに従って入力系列のディジタル画像信号を出力系列の補間ディジ タル信号に変換するための補間フィルタであって、少なくとも一つの計算段（１ ０）が、両方共アドレス線（１２ａ）によって制御された、補間係数を直列に記 憶するための入力、及び高速並列出力を有する高速呼出係数記憶装置（１２）、 前記の係数記憶装置（１２）の出力と入力順序のディジタル画像信号とに応答し てディジタル入力信号及び記憶補間係数の積を生成することのできる乗算器装置 （１６）、 補間係数の集合を前記の等速呼出係数記憶装置（１２）ヘロードするためのロー ディングアドレスの系列を発生するためのアドレス発生器装置（２２）であって 、可能化入力に応答して前記の系列を開始し且つ又前記の系列の終わりに可能化 出力を発生する前記のアドレス発生器装置、 ローディングアドレスの系列又は読取りアドレスの系列の経路を前記の等速呼出 係数記憶装置（１２）のアドレス線（１２ａ）へと選択的に定めるためのマルチ プレクサ装置（２４）、並びに 前記のマルチプレクサ装置（２４）を切り換えて、前記の係数記憶装置（１２） を動作させるための二つのモード、すなわち、補間係数の集合がローディングア ドレスの制御の下で直列に入力されて前記の記憶装置（１２）に記憶される第１ モード、及び記憶された係数が読取りアドレスの制御の下でアドレスされて前記 の乗算器装置（１６）に、前記の画像信号が前記の乗算器装置（１６）に加えら れる順次レートで出力される第２モード、の選択された一つを与え、これによっ て第１モードにおいては一連の相互接続された計算段（１０）が直列にロードさ れ且つ又第２モードにおいては一連の相互接続された計算段（１０）が同時にア ドレスされて選択補間係数が連続したディジタル信号に加えられるようにするた めの装置、を備えている改良が行われている前記の補間フィルタ。 ２．より高い精細度の入力信号をより低い精細度の出力信号へとデシメートする ためにテレビジョン標準変換において使用されることができ、且つ第２モードに おいては一連の相互接続された計算段（１０）が同時にアドレスされて、種種の 記憶係数が連続したディジタル信号に加えられ、非整数デシメーション比に従っ てデシメートされた出力を与えるようになる、請求項１に記載の補間フィルタ。 ３．前記の計算段が更に、 補間係数の第２集合を記憶するための第２等速呼出係数記憶装置（１２）であっ て、前記の第１記憶装置の対応する線と共通に接続された入力及びアドレス線を 持っている前記の第２記憶装置、 前記の第２記憶装置の出力と第２系列のディジタル入力信号とに応答して第２系 列からのディジタル入力信号と第２集合からの記憶係数との積を生成することの できる第２乗算器装置（１６）、 前記の両乗算器装置の出力の和を生成するための加算器（１８）、を備えており 、且つ 前記の対の係数記憶装置が前記のアドレス発生器装置及び前記の乗算器装置との 共通接続によって前記の第１又は第２モードにおいて同時に動作させられる、請 求項１に記載の補間フィルタ。 ４．前記の第１系列のディジタル信号をこれの前記の第１乗算器装置への印加に 先立って遅延させるための装置（１４）を更に備えており、且つ前記の遅延した 系列のディジタル信号が前記の第２系列のディジタル信号の代わりに前記の第２ 乗算器装置に加えられる、請求項３に記載の補間フィルタ。 ５．前記のアドレス発生器装置（２２）の可能化出力が次に相互接続された計算 機段（１０）における次のアドレス発生器装置（２２）の可能化入力に加えられ る、請求項１に記載の補間フィルタ。 ６．前記のアドレス発生器装置（２２）が、ローディングアドレスの系列を構成 する計数の系列を有する計数器（２６）を備えている、請求項５に記載の補間フ ィルタ。