JPH0448839A - Reception data synchronization circuit - Google Patents
Reception data synchronization circuitInfo
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- JPH0448839A JPH0448839A JP2156644A JP15664490A JPH0448839A JP H0448839 A JPH0448839 A JP H0448839A JP 2156644 A JP2156644 A JP 2156644A JP 15664490 A JP15664490 A JP 15664490A JP H0448839 A JPH0448839 A JP H0448839A
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- 230000015654 memory Effects 0.000 claims abstract description 25
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
同一の伝送速度で同一のマルチフレーム構成のデータを
複数のチャネルから受信して、互いの同期をとる受信デ
ータ同期回路に関し、
同一の送信元から、異なるバス（伝送路）を経由して伝
送された複数のチャネルのデータの間の位相差を短時間
で検出して除去することを目的とし、
同一の伝送速度で同一のマルチフレーム構成のデータを
複数のチャネルから受信して、互いの同期をとる受信デ
ータ同期回路において、前記複数のチャネルの各々毎に
設けられ、各チャネルの受信データの位相を検出する受
信データ位相検出手段と、前記複数のチャネルの各々毎
に設けられ、当該チャネルの受信データを、対応する前
記受信データ位相検出手段にて検出された、該受信デー
タの位相に対応するアドレスに書き込むバッファメモリ
と、前記複数のチャネルのうち最も受信データの位相の
進んだチャネルの受信データのアドレスに基づいて読み
出しアドレスを決定する読み出しアドレス決定手段とを
有してなり、前記読み出しアドレスにより前記複数のチ
ャネルのバッファメモリから同時にデータを読み出すよ
うに構成する。[Detailed Description of the Invention] [Summary] This invention relates to a reception data synchronization circuit that receives data with the same multi-frame configuration from multiple channels at the same transmission rate and synchronizes them. The purpose of this method is to quickly detect and remove phase differences between data of multiple channels transmitted via a transmission path. The reception data synchronization circuit receives data from the channels and synchronizes each other, the reception data phase detection means being provided for each of the plurality of channels and detecting the phase of the reception data of each channel; a buffer memory provided for each channel and for writing the received data of the channel into an address corresponding to the phase of the received data detected by the corresponding received data phase detection means; read address determining means for determining a read address based on the address of received data of a channel whose data phase is advanced, and configured to simultaneously read data from the buffer memories of the plurality of channels according to the read address. do.
本発明は、同一の伝送速度で同一のマルチフレーム構成
のデータを複数のチャネルから受信して、互いの同期を
とる受信データ同期回路に関する。The present invention relates to a reception data synchronization circuit that receives data of the same multi-frame configuration from a plurality of channels at the same transmission rate and synchronizes them with each other.
ｌ５ＤＮ網の普及等により、あるデータ伝送のために複
数のチャネルを使用することが行われている。これらの
複数のチャネルは、同一の送信端末と受信端末との間に
おいても、一般にそれぞれ、異なるバス（伝送路）を経
由して設定されており、異なる伝送遅延時間を有してい
る。したがって、複数のチャネルのデータは、互いに位
相差を有しており、これらの位相差を除去する必要があ
る。Due to the spread of the 15DN network, multiple channels are being used for certain data transmission. These multiple channels are generally set up via different buses (transmission paths) and have different transmission delay times even between the same transmitting terminal and receiving terminal. Therefore, the data of the plurality of channels have phase differences with each other, and these phase differences need to be removed.
［従来の技術および発明が解決しようとする課題］従来
、複数のチャネルのデータを受信する受信装置において
、同一の送信元から、異なるバス（伝送路）を経由して
伝送された複数のチャネルのデータの間の位相差を除去
するためには、それぞれのチャネルからのデータのマル
チフレームの先頭を検出して、該先頭から、それぞれの
チャネル毎に設けられたＦＩＦＯメモリに、−旦、デー
タを書き込んで、全てのチャネルのマルチフレームの先
頭が検出された後、同一のタイミングで全てのＦＩＦＯ
メそりからデータを読み出していた。[Prior art and problems to be solved by the invention] Conventionally, in a receiving device that receives data on multiple channels, data on multiple channels transmitted from the same source via different buses (transmission paths) has been used. In order to eliminate the phase difference between data, the beginning of a multi-frame of data from each channel is detected, and the data is transferred from the beginning to the FIFO memory provided for each channel. After writing, all FIFOs are written at the same timing after the beginning of the multi-frame of all channels is detected.
Data was being read from the memory.
すなわち、従来の方法によれば、全てのチャネルのデー
タのマルチフレームの先頭が検出されるまで、互いの位
相差が検出出来ない、すなわち、複数のチャネルからの
データ間の位相差の検出に時間が掛かるという問題があ
った。In other words, according to the conventional method, mutual phase differences cannot be detected until the beginning of a multi-frame of data from all channels is detected.In other words, it takes time to detect phase differences between data from multiple channels. There was a problem that it took.
本発明は、上記の問題点に鑑み、なされたもので、同一
の送信元から、異なるパス（伝送路）を経由して伝送さ
れた複数のチャネルのデータの間の位相差を短時間で検
出して除去する（位相を揃える）受信データ同期回路を
提供することを目的とするものである。The present invention was made in view of the above problems, and detects in a short time the phase difference between data of multiple channels transmitted from the same transmission source via different paths (transmission lines). The object of the present invention is to provide a received data synchronization circuit that removes (aligns the phases).
第１図は本発明の受信データ同期回路の基本構成図であ
る。第１図において、１１〜１ｎは、それぞれ、各チャ
ネルに対応して設けられた受信データ位相検出手段、２
１〜２ｎは、それぞれ、各チャネルに対応して設けられ
たバッファメモリ、そして、３は読み出しアドレス決定
手段である。FIG. 1 is a basic configuration diagram of a received data synchronization circuit according to the present invention. In FIG. 1, 11 to 1n are reception data phase detection means provided corresponding to each channel, and 2
1 to 2n are buffer memories provided corresponding to each channel, and 3 is a read address determining means.
受信データ位相検出手段ＩＩ〜１７は、前記複数のチャ
ネルの各々毎に設けられ、各チャネルの受信データの位
相を検出する。The received data phase detection means II to 17 are provided for each of the plurality of channels, and detect the phase of the received data of each channel.
バッファメモリ２．〜２ｎは、前記複数のチャネルの各
々毎に設けられ、当該チャネルの受信データを、対応す
る前記受信データ位相検出手段１ｎ〜ｌ、、にて検出さ
れた、該受信データの位相に対応するアドレスに書き込
む。Buffer memory 2. ~2n is provided for each of the plurality of channels, and is an address corresponding to the phase of the received data of the channel detected by the corresponding received data phase detection means 1n~l. write to.
読み出しアドレス決定手段３は、本発明の第１の形態に
おいては、前記複数のチャネルのうち最も受信データの
位相の進んだチャネルの受イ３データのアドレスに基づ
いて読み出しアドレスを決定する。前記読み出しアドレ
スにより前記複数のチャネルのバッファメモリ２．〜２
ｎから同時にデータを読み出す。In the first embodiment of the present invention, the read address determining means 3 determines the read address based on the address of the receiver 3 data of the channel in which the received data is most advanced in phase among the plurality of channels. According to the read address, the buffer memories of the plurality of channels 2. ~2
Read data from n simultaneously.
本発明の第２の形態においては、読み出しアドレス決定
手段３は、前記複数のチャネルのうち１つをマスタチャ
ネルとして、受信データの位相が前記マスタチャネルの
受信データの位相と最も差が大きいチャネルの受信デー
タのアドレスに基づいて読み出しアドレスを決定する。In the second embodiment of the present invention, the read address determining means 3 sets one of the plurality of channels as a master channel, and selects the channel whose received data has the largest phase difference from the received data of the master channel. A read address is determined based on the address of the received data.
本発明によれば、各チャネルの受信データは、それぞれ
対応する受信データ位相検出手段１１〜１、、において
、その位相が検出され、直ちに、対応するバッファメモ
リ２．〜２ｎにおける、該検出された位相に対応するア
ドレスに書き込まれる。According to the present invention, the phase of the received data of each channel is detected in the corresponding received data phase detection means 11-1, and is immediately detected in the corresponding buffer memory 2. ~2n, is written to the address corresponding to the detected phase.
そして、前記複数のチャネルのうち最も受信データの位
相の進んだチャネル（もしくは、前記複数のチャネルの
うち１つをマスタチャネルとして、受信データの位相が
前記マスタチャネルの受信データの位相と最も差が大き
いチャネル）の受信データのアドレスに基づいて読み出
しアドレスを決定し、該読み出しアドレスにより同時に
、複数のバッファメモリ２．〜２．ｌからデータの読み
出しを開始する。The channel whose received data is most advanced in phase among the plurality of channels (or one of the plurality of channels is set as a master channel, and the phase of the received data is most different from the phase of the received data of the master channel). A read address is determined based on the address of received data of a large channel), and a plurality of buffer memories 2. ~2. Start reading data from l.
したがって、無駄な遅延なしに、各チャネルの受信デー
タは直ちにバッファメモリに書き込まれ、且つ、該バッ
ファメモリにおいては、受信したデータのうち、最も位
相の進んだチャネルのデータの先頭から読み落とし無く
データを読み出すことができる。Therefore, the received data of each channel is immediately written to the buffer memory without unnecessary delay, and in the buffer memory, the received data is read from the beginning of the data of the channel with the most advanced phase without being omitted. can be read out.
第２図は、本発明の実施例の構成を示す図である。第２
図において、１１１１２．および１３はフレームカウン
タ、１４．１５．および１６は２ポ一トＲＡＭ、１７は
読み出しアドレス演算回路、２３は読み出しアドレスカ
ウンタ、そして、１８および１９は減算回路、２０は比
較回路、２１はセレ外処２２は加算回路である。FIG. 2 is a diagram showing the configuration of an embodiment of the present invention. Second
In the figure, 11112. and 13 are frame counters, 14.15. 16 is a 2-point RAM, 17 is a read address calculation circuit, 23 is a read address counter, 18 and 19 are subtraction circuits, 20 is a comparison circuit, and 21 is a selection circuit 22 is an addition circuit.
第２回の構成において、フレームカウンタ１１ｎ１２．
１３は前述の第１図の受信データ位相検出手段ｌ、〜１
ｎに対応し、２ポ一トＲＡＭ１４゜１５．１６は、第１
図のバッファメモリ２１〜２．。In the second configuration, frame counters 11n12.
13 is the received data phase detection means l, ~1 in FIG.
The 2-point RAM 14°15.16 corresponds to the first
Buffer memories 21 to 2 in the figure. .
に対応し、読み出しアドレス演算回路１７は第１図の読
み出しアドレス決定手段３に対応する。Correspondingly, the read address calculation circuit 17 corresponds to the read address determining means 3 in FIG.
フレームカウンタ１１１１２．１３は、チャネル１．２
．および、３に対応してそれぞれ設けられ、マルチフレ
ームにおけるフレーム番号を読み取る機能を有し、且つ
、各フレームの先頭からのビット数を計数することがで
きるものである。Frame counter 11112.13 is on channel 1.2
．． and 3, respectively, and have a function of reading the frame number in a multi-frame, and can count the number of bits from the beginning of each frame.
各２ポートＲＡＭ１４，１５．および１６それぞれの一
方のポートからは、対応するフレームカウンタ１１１１
２．１３において検出されたフレーム番号、および、各
フレームの先頭からのビット数に対応するアドレスに、
受信データが書き込まれる。そして、他方のポートから
は、読み出しアドレスカウンタ２３が出力するアドレス
のデータが読み出される。各２ポートＲＡＭは、少なく
とも、受信するデータの１マルチフレ一ム分のデータが
格納できる容量を有し、読み出しアドレスカウンタ２３
は１マルチフレ一ム分のデータに対応するアドレスを循
環的に出力する。Each 2-port RAM14, 15. and 16, the corresponding frame counter 1111
2. In the address corresponding to the frame number detected in 13 and the number of bits from the beginning of each frame,
Received data is written. Then, data at the address output by the read address counter 23 is read from the other port. Each 2-port RAM has a capacity that can store at least one multiframe worth of data to be received, and the read address counter 23
cyclically outputs addresses corresponding to data for one multiframe.
複数のチャネルからのデータの受信が開始されると、各
フレームカウンタ１１１１２．１３にて検出されたフレ
ーム番号（フレーム単位で位相差を一致させる際はフレ
ーム番号のみ）および、各フレームの先頭からのビット
数（以下では、フレーム番号のみ、あるいは、フレーム
番号および各フレームの先頭からのビット数をデータの
位相と称する）は、読み出しアドレス演算回路１７に供
給される。ここで、減算回路１８においては、チャネル
２の位相とチャネル１の位相との差を演算し、Ｋ算回路
１９においては、チャネル３０位相とチャネル１の位相
との差を演算する。これらの減算回路１８および１９の
出力は、比較回路２０において比較され、この比較結果
によりセレクタ２１を制御して、大きい方の差が加算回
路２２に供給されてチャネルエの位相と加算される。こ
うして、最もデータの位相の進んだチャネルの位相（フ
レーム番号のみ、あるいは、フレーム番号および各フレ
ームの先頭からのビット数）が、前記読み出しアドレス
カウンタ２３の初期値として設定される。以後、読み出
しアドレスカウンタ２３は、受信クロックに同期して前
述の循環的なアドレスを出力して３つの２ボ一トＲＡＭ
１４，１５゜１６の一方のポート側に供給する。上記の
読み出しアドレス演算回路１７は、ハードウェア論理回
路により構成することもできるが、フレーム番号のみの
位相を揃える際には、高速動作を要求されないのでソフ
トウェアによって演算することもできる。When data reception from multiple channels starts, the frame number detected by each frame counter 11112.13 (only the frame number when matching the phase difference in units of frames) and the number from the beginning of each frame are The number of bits (hereinafter, only the frame number, or the frame number and the number of bits from the beginning of each frame will be referred to as the data phase) is supplied to the read address calculation circuit 17. Here, the subtraction circuit 18 calculates the difference between the phase of channel 2 and the phase of channel 1, and the K calculation circuit 19 calculates the difference between the phase of channel 30 and the phase of channel 1. The outputs of these subtraction circuits 18 and 19 are compared in a comparator circuit 20, a selector 21 is controlled based on the comparison result, and the larger difference is supplied to an adder circuit 22 where it is added to the phase of the channel. In this way, the phase of the channel with the most advanced data phase (frame number only, or frame number and the number of bits from the beginning of each frame) is set as the initial value of the read address counter 23. Thereafter, the read address counter 23 outputs the above-mentioned circular address in synchronization with the reception clock and reads the three two-bottom RAMs.
14, 15° and 16°. The above-mentioned read address calculation circuit 17 can be configured by a hardware logic circuit, but when aligning the phases of only the frame numbers, high-speed operation is not required, so the calculation can also be performed by software.
本発明によれば、同一の送信元から、異なるバス（伝送
路）を経由して伝送された複数のチャネルのデータの間
の位相差を短時間で検出して除去することができる。According to the present invention, phase differences between data of a plurality of channels transmitted from the same transmission source via different buses (transmission lines) can be detected and removed in a short time.
第１図は本発明の基本構成図、
第２図は本発明の実施例の構成図、そして、第３図は第
２図の構成におけるタイミングの１例を示す図である。
〔符号の説明〕
１１．１２．１３−−フレームカウンタ、１４．１５
１６一−２ポートＲＡＭ、１７−読み出しアドレス演算
回路、２３−読み出しアドレスカウンタ、１８．１９−
減算回路、２〇−比較回路、２１ セレクタ、２２−加
算回路。FIG. 1 is a basic configuration diagram of the present invention, FIG. 2 is a configuration diagram of an embodiment of the present invention, and FIG. 3 is a diagram showing an example of timing in the configuration of FIG. 2. [Explanation of symbols] 11.12.13--Frame counter, 14.15
16-2 port RAM, 17-read address calculation circuit, 23-read address counter, 18.19-
Subtraction circuit, 20-comparison circuit, 21 selector, 22-addition circuit.
Claims (1)
タを複数のチャネルから受信して、互いの同期をとる受
信データ同期回路において、前記複数のチャネルの各々
毎に設けられ、各チャネルの受信データの位相を検出す
る受信データ位相検出手段（１＿１〜１＿ｎ）と、 前記複数のチャネルの各々毎に設けられ、当該チャネル
の受信データを、対応する前記受信データ位相検出手段
（１＿１〜１＿ｎ）にて検出された、該受信データの位
相に対応するアドレスに書き込むバッファメモリ（２＿
１〜２＿ｎ）と、 前記複数のチャネルのうち最も受信データの位相の進ん
だチャネルの受信データのアドレスに基づいて読み出し
アドレスを決定する読み出しアドレス決定手段（３）と
を有してなり、 前記読み出しアドレスにより前記複数のチャネルのバッ
ファメモリ（２＿１〜２＿ｎ）から同時にデータを読み
出すことを特徴とする受信データ同期回路。 ２、前記バッファメモリ（２＿１〜２＿ｎ）は、それぞ
れ、書き込みと読み出しが別々のポートから行い得るも
のである請求項１記載の受信データ同期回路。 ３、さらに、前記バッファメモリ（２＿１〜２＿ｎ）に
共通の読み出しアドレスを発生する読み出しアドレスカ
ウンタ（２３）を有し、 前記読み出しアドレスの決定はチャネル設定時に行い、
該決定されたアドレスは前記読み出しアドレスカウンタ
（２３）の初期値として設定される請求項１記載の受信
データ同期回路。 ４、同一の伝送速度で同一のマルチフレーム構成のデー
タを複数のチャネルから受信して、互いの同期をとる受
信データ同期回路において、前記複数のチャネルの各々
毎に設けられ、各チャネルの受信データの位相を検出す
る受信データ位相検出手段（１＿１〜１＿ｎ）と、 前記複数のチャネルの各々毎に設けられ、当該チャネル
の受信データを、対応する前記受信データ位相検出手段
（１＿１〜１＿ｎ）にて検出された、該受信データの位
相に対応するアドレスに書き込むバッファメモリ（２＿
１〜２＿ｎ）と、 前記複数のチャネルのうち１つをマスタチャネルとして
、受信データの位相が前記マスタチャネルの受信データ
の位相と最も差が大きいチャネルの受信データのアドレ
スに基づいて読み出しアドレスを決定する読み出しアド
レス決定手段（３）とを有してなり、 前記読み出しアドレスにより前記複数のチャネルのバッ
ファメモリ（２＿１〜２＿ｎ）から同時にデータを読み
出すことを特徴とする受信データ同期回路。 ５、前記バッファメモリ（２＿１〜２＿ｎ）は、それぞ
れ、書き込みと読み出しが別々のポートから行い得るも
のである請求項４記載の受信データ同期回路。 ６、さらに、前記バッファメモリ（２＿１〜２＿ｎ）に
共通の読み出しアドレスを発生する読み出しアドレスカ
ウンタ（２３）を有し、 前記読み出しアドレスの決定はチャネル設定時に行い、
該決定されたアドレスは前記読み出しアドレスカウンタ
（２３）の初期値として設定される請求項４記載の受信
データ同期回路。[Claims] 1. In a reception data synchronization circuit that receives data of the same multi-frame configuration at the same transmission rate from a plurality of channels and synchronizes them with each other, a reception data synchronization circuit provided for each of the plurality of channels. , reception data phase detection means (1_1 to 1_n) for detecting the phase of reception data of each channel; The buffer memory (2_1 to 1_n) is written to the address corresponding to the phase of the received data detected in the buffer memory (2_1 to 1_n).
1 to 2_n); and read address determining means (3) for determining a read address based on the address of the received data of the channel in which the phase of the received data is most advanced among the plurality of channels, A reception data synchronization circuit characterized in that data is simultaneously read out from the buffer memories (2_1 to 2_n) of the plurality of channels according to an address. 2. The reception data synchronization circuit according to claim 1, wherein each of the buffer memories (2_1 to 2_n) can be written and read from separate ports. 3. The buffer memory (2_1 to 2_n) further includes a read address counter (23) that generates a common read address, and the read address is determined at the time of channel setting;
The received data synchronization circuit according to claim 1, wherein the determined address is set as an initial value of the read address counter (23). 4. In a reception data synchronization circuit that receives data of the same multi-frame configuration from a plurality of channels at the same transmission rate and synchronizes each other, the reception data synchronization circuit is provided for each of the plurality of channels, and is provided for each of the plurality of channels. reception data phase detection means (1_1 to 1_n) for detecting the phase of the channel; A buffer memory (2_
1 to 2_n), and one of the plurality of channels is set as a master channel, and a read address is determined based on the address of the received data of the channel in which the phase of the received data has the largest difference from the phase of the received data of the master channel. A reception data synchronization circuit comprising read address determining means (3) for simultaneously reading data from the buffer memories (2_1 to 2_n) of the plurality of channels according to the read address. 5. The reception data synchronization circuit according to claim 4, wherein each of the buffer memories (2_1 to 2_n) can be written and read from separate ports. 6. The buffer memory (2_1 to 2_n) further includes a read address counter (23) that generates a common read address, and the read address is determined at the time of channel setting;
5. The received data synchronization circuit according to claim 4, wherein the determined address is set as an initial value of the read address counter (23).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156644A JPH0448839A (en) | 1990-06-16 | 1990-06-16 | Reception data synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156644A JPH0448839A (en) | 1990-06-16 | 1990-06-16 | Reception data synchronization circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448839A true JPH0448839A (en) | 1992-02-18 |
Family
ID=15632169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156644A Pending JPH0448839A (en) | 1990-06-16 | 1990-06-16 | Reception data synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448839A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669773A (en) * | 1992-08-14 | 1994-03-11 | Nippon Steel Corp | Logical circuit |
| US20170306508A1 (en) * | 2014-09-10 | 2017-10-26 | Toyofumi Watanabe | Method for Cleaning Wire and Device Therefor |
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| JPS5779738A (en) * | 1980-11-05 | 1982-05-19 | Nec Corp | Delay equalizing circuit |
| JPH0393331A (en) * | 1989-09-06 | 1991-04-18 | Nec Corp | Frame phase matching system for multi-input signal |
-
1990
- 1990-06-16 JP JP2156644A patent/JPH0448839A/en active Pending
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