JPH02130041A - Multiplexing device - Google Patents
Multiplexing deviceInfo
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- JPH02130041A JPH02130041A JP28440288A JP28440288A JPH02130041A JP H02130041 A JPH02130041 A JP H02130041A JP 28440288 A JP28440288 A JP 28440288A JP 28440288 A JP28440288 A JP 28440288A JP H02130041 A JPH02130041 A JP H02130041A
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Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野J
この発明は例えば400〜9600 B P 8の複数
の入力データ(ディジタル信号)を複数の1.544
MBFBのデータに多重化する多重化装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field J] This invention converts a plurality of input data (digital signals) of, for example, 400 to 9600 B P 8 into a plurality of 1.544
The present invention relates to a multiplexing device that multiplexes MBFB data.
〔従来の技術]
第4図、第5図は特開昭61−163741号公報に示
された従来の多重化装置の全体図とその動作を説明する
為のタイムチャートCフレーム構成1)で、図に於いて
、(1)は多重化装置である。[Prior Art] FIGS. 4 and 5 are time charts showing an overall view of a conventional multiplexing device disclosed in Japanese Patent Application Laid-Open No. 61-163741 and a time chart C frame configuration 1) for explaining its operation. In the figure, (1) is a multiplexing device.
第6図は従来の多重化装置の内部構成を示すブロック図
で、図に於いて、(1a)〜(In)は低速回線で、端
末カード(2a)〜(2!ll)にそれぞれ接続されて
いる。入力バス(3)、出力バス(4)は端末カード(
2a)〜(2n)に共通に接続されている。(5)は高
速回線側カード、(力はタイミング制御回路で、どちら
も入力バス(3)、出力バス(4)に接続されている。FIG. 6 is a block diagram showing the internal configuration of a conventional multiplexing device. In the figure, (1a) to (In) are low-speed lines connected to terminal cards (2a) to (2!ll), respectively. ing. The input bus (3) and output bus (4) are connected to the terminal card (
2a) to (2n) in common. (5) is a high-speed line side card, (input is a timing control circuit, both of which are connected to the input bus (3) and output bus (4).
(6)は高速回線で、高速回線側カード(5)Ic接続
されている。(6) is a high-speed line, and is connected to the high-speed line side card (5) Ic.
また、タイミング制御回路(7)からはアドレスバス(
8)、同期クロック(9)が出力され、アドレスバス(
8)は端末カード(2a)〜(2n)に接続され、同期
クロック(9)は高速回線側カード(5)に接続されて
いる。In addition, the timing control circuit (7) also connects the address bus (
8), the synchronous clock (9) is output, and the address bus (
8) is connected to the terminal cards (2a) to (2n), and the synchronous clock (9) is connected to the high-speed line side card (5).
次に動作について説明する。第5図のタイムチャートに
はPCM信号の標準的な構成が示されている。ビット構
成は1ビツトの同期ビットと192ビットのデータビッ
トで1フレームを構成している。ここではさらに192
ビツト中の1ビツトを使用して同期ビットを2とする。Next, the operation will be explained. The time chart in FIG. 5 shows a standard configuration of the PCM signal. As for the bit configuration, one frame consists of one synchronization bit and 192 data bits. Here there are 192 more
One of the bits is used to set the synchronization bit to 2.
同期ビットに20フレームで1周期する符号を用いれば
、20フレーム毎の周期を検出できるようになる。1フ
レーAハ125μsecである為、1マルチフレームは
2.5m5ecになる。従って、1マルチフレーム中の
1ビツトは2.5m5ecに1ビツトであるから、40
0 B P Sの情報を伝送できる。従って、400
x rlB P Sの伝送には1マ〜チフレーム中のn
ビットを割当てれば、低速度から高速度のデータを直接
多重化出来ることになる。lマルチフレーム中には19
3 x 20 = 3860ビツトのデータがある。If a code that has one period in 20 frames is used for the synchronization bit, it becomes possible to detect the period every 20 frames. Since one frame A is 125 μsec, one multiframe is 2.5 m5ec. Therefore, since 1 bit in 1 multiframe is 1 bit in 2.5 m5ec, 40
0 BPS information can be transmitted. Therefore, 400
For transmission of x rlB P
By allocating bits, it is possible to directly multiplex data from low speed to high speed. 19 during multiframe
There is 3 x 20 = 3860 bits of data.
次に第6図に於て、タイミング制御回路(7)にはこの
3860の周期でサイクリックに動作しているカウンタ
を持っていて、高速回線側カード(5)へは3860回
に1回向期クロック(9)を送出している。Next, in Fig. 6, the timing control circuit (7) has a counter that operates cyclically at a cycle of 3860, and the counter that operates cyclically at a cycle of 3860 is connected to the high-speed line side card (5) once every 3860 times. The period clock (9) is being sent.
又、タイミング制御回路(7)は3860個あるこのカ
ウンタ値毎に端末カード(2a)〜(2に+)のアドレ
スを対応させたメモリを持っておシ、このメモリから出
力されるアドレス値はアドレスバス(8)を介して、各
端末カード(2a)〜(2r+)へ送られる。このアド
レス値は、端末カード(2a)〜(2n)の中にあるア
ドレス・デコーダでそれぞれのカードのアドレス値と比
較され、端末カード(2a)〜(2n)は自分が選ばれ
た時のみ入力バス(3)と出力バス(4)を使用できる
。In addition, the timing control circuit (7) has a memory in which the addresses of the terminal cards (2a) to (2 and +) are associated with each of these 3860 counter values, and the address value output from this memory is It is sent to each terminal card (2a) to (2r+) via the address bus (8). This address value is compared with the address value of each card by the address decoder in the terminal cards (2a) to (2n), and the terminal cards (2a) to (2n) are input only when they are selected. Bus (3) and output bus (4) can be used.
高速回線側カード(5)は、高速回#1l(6)から入
力したデータから同期ビットを検出して入力データを取
り込み、同期クロック(9)に合わせて入力バス(3)
へ入力データを送る。又、出力の方は同期クロック(9
)に合わせて同期ビットを挿入し、出力バス(4)のデ
ータを高速回#1l(6)へ送出する。The high-speed line side card (5) detects the synchronization bit from the data input from the high-speed line #1l (6), takes in the input data, and transfers the input data to the input bus (3) in accordance with the synchronization clock (9).
Send input data to. Also, the output is a synchronous clock (9
), and sends the data on the output bus (4) to the high speed circuit #1l (6).
〔発明が解決しようとする課題1
従来の多重化装置は以上のように構成されていたので、
高速回線が2本ある場合バス上でデータがぶつかってし
まうという問題点があった。[Problem to be solved by the invention 1 Since the conventional multiplexing device was configured as described above,
When there were two high-speed lines, there was a problem that data would collide on the bus.
この発明は上記のような問題点を解消する為になされた
もので、高速回線が2本あってもバス上でデータがぶつ
からないようにする事を目的とする。This invention was made to solve the above-mentioned problems, and its purpose is to prevent data from colliding on the bus even if there are two high-speed lines.
〔課題を解決するための手段1
この発明に係る多重化装置は高速回線側カードを・2つ
に分割して一方の高速回線側カードにシフトレジスタを
設け、このシフトレジスタバ一方)高速回線側カードの
同期クロックを遅らせる事が出来るようにしたものであ
る。[Means for Solving the Problems 1] A multiplexing device according to the present invention divides a high-speed line side card into two, provides a shift register on one of the high-speed line side cards, and provides a shift register on one side of the high-speed line side card. This allows the card's synchronization clock to be delayed.
〔作用1
この発明に於けるシフトレジスタは一方の同期クロック
を遅らせて他方の高速回線用データ転送が終わるまでこ
の同期クロックを遅らせ、バス上でデータがぶつからな
いようにタイミングを制御する。[Operation 1] The shift register in this invention delays one synchronous clock until data transfer for the other high-speed line is completed, and controls timing to prevent data collision on the bus.
〔実施例1 以下、この発明の一実施例を図について説明する。[Example 1 An embodiment of the present invention will be described below with reference to the drawings.
第1図に於いて、(5a)は第1の高速@J線側カード
、(5b)は第2の高速回線側カード、(6a)は第1
の高速回線、(6b)は第2の高速回線で、第2の高速
回線側カード(5b)内には、シフト・レジスタ(10
)とセレクタ(11)が設けられシフト・レジスタ(1
0)には同期クロック(9)とセレクタ(11)が接続
されている。In Figure 1, (5a) is the first high-speed @J line side card, (5b) is the second high-speed line side card, and (6a) is the first
(6b) is a second high-speed line, and the second high-speed line side card (5b) includes a shift register (10
) and a selector (11) are provided, and a shift register (1
0) is connected to a synchronous clock (9) and a selector (11).
第2図は第1図の動作を説明する為のタイムチャートで
あり、(13)は入力又は出力バス上データ(14)は
同期クロック、(15)はシフト後の同期クロック、(
16)は第1の高速回線上のデータ、(17)は第2の
高速回線上のデータである。FIG. 2 is a time chart for explaining the operation in FIG.
16) is data on the first high-speed line, and (17) is data on the second high-speed line.
次に動作について説明する。Next, the operation will be explained.
第1及び第2の高速@JA1!側カード(5a)、(5
b)は第1及び第2の高速回M (6a)、(6b)か
ら入力したビットから、まず同期ビットを検出して入力
データを取り込む。第1の高速回線側カード(5a)は
タイミング制御回路(7)から送られて来る同期クロッ
ク(14)に合わせて、入力データを入力バス(3)に
送出する。wclの高速回線(6a)から送られて来る
データは、全てのビットがどの端末に割当てられている
か予め決められているので、その総和であるデータ長は
予め判っているから、第2の高速回線側カード(5b)
内のセレクタ(11)の値を、このデー夕長分遅れるよ
うに手動で設定しておく。第2の高速回線側カード(5
b)はシフト後の同期クロック(15)に同期して、入
力データを入力バス(3)に送出するので、入力又は出
力バス上のデータ(13)に示されるように、入力バス
(3)上で第1の高速回線(6a)からのデータと、′
$、2の高速回線(6b)からのデータとはぶつからな
い。First and second high speed @JA1! Side card (5a), (5
In b), a synchronization bit is first detected from the bits input from the first and second high-speed circuits M (6a) and (6b), and input data is taken in. The first high-speed line side card (5a) sends input data to the input bus (3) in accordance with the synchronization clock (14) sent from the timing control circuit (7). For the data sent from the WCL high-speed line (6a), it is determined in advance which terminal all bits are assigned to, so the data length, which is the sum of the bits, is known in advance. Line side card (5b)
Manually set the value of the selector (11) in the data so that it is delayed by this data length. Second high-speed line side card (5
b) sends the input data to the input bus (3) in synchronization with the shifted synchronous clock (15), so that the input bus (3) as shown by the data (13) on the input or output bus The data from the first high-speed line (6a) above and '
There is no collision with the data from the high-speed line (6b) of $,2.
出力の方は、第1の高速回線上のデータ(16)に示さ
れるように、第1の高速回線側カード(5a)は同期ク
ロック(14)に合わせて同期ビットを挿入し、出力バ
ス(4)のデータを高速回線(6a)へ送出し、第2の
高速回線上のデータ(17)に示されるよう釦、第2の
高速回線側カード(5b)はシフト後の同期クロック(
15)に合わせて同期ビットを挿入し、出カッ(ス(4
)のデータを高速回#! (6b)へ送出する。On the output side, as shown in the data (16) on the first high-speed line, the first high-speed line side card (5a) inserts a synchronization bit in accordance with the synchronization clock (14), and outputs the output bus ( 4) to the high-speed line (6a), press the button as shown in the data (17) on the second high-speed line, and the second high-speed line side card (5b) outputs the shifted synchronous clock (
15), and insert a synchronization bit according to the output (4).
) data faster #! (6b).
第3図はこの発明の他の実施例を示し九もので、タイミ
ング制御回路(7)とセレクタ(11)とをセレクタ信
号All (12)によって接続されている点が第1し
ていたが、第3図のものはタイミング制御回路(7)か
らのセレクタ制御信号(12)を用いてセレクタ(11
)の値を設定するようにしている。タイミング制御回路
(7)は3860個のビットの管理を行っているので、
セレクタ(11)の値を制御するのは簡単であり、この
ようにすれば高速回線の等価的な伝送速度が変えられる
ので、バスの有効的活用が行える。FIG. 3 shows another embodiment of the present invention, and the first feature is that the timing control circuit (7) and the selector (11) are connected by the selector signal All (12). The one in FIG. 3 uses the selector control signal (12) from the timing control circuit (7) to
). Since the timing control circuit (7) manages 3860 bits,
It is easy to control the value of the selector (11), and in this way the equivalent transmission speed of the high-speed line can be changed, so that the bus can be used effectively.
なお、上記実施例では高速回線が2本ある場合について
説明しfcが、3本以上の場合でもよく、この場合同様
にシフトレジスタ(10)を用いて、3つ以上の同期ク
ロックをずらして、それぞれのデータが重ならないよう
にする事によって上記実施例と同様の効果を奏する。Note that the above embodiment describes the case where there are two high-speed lines, but fc may be three or more. In this case, the shift register (10) is similarly used to shift three or more synchronized clocks, By preventing the respective data from overlapping, the same effects as in the above embodiment can be achieved.
以上のようにこの発明によれば、シフトレジスタを用い
ることによって、高速回1mが2本ある場合でも、入出
力バス上でデータがぶつからないで多重化することが出
来、又セレクタの値を自由に設定出来るので極めて効率
的であるという効果がある。As described above, according to the present invention, by using a shift register, even when there are two 1m high-speed circuits, data can be multiplexed without colliding on the input/output bus, and the values of the selectors can be changed freely. It has the effect of being extremely efficient because it can be set to .
第1図はこの発明の一実施例を示す多重化装置のブロッ
ク図、第2図は第1図の動作を説明する為のタイムチャ
ート、第3図はこの発明の他の実施例を示す多重化装置
のブロック図、第4図は従来の多重化装置の全体図、第
5図は従来の多重化装置の動作を説明する為のタイムチ
ャート、第6図は従来の多重化装置のブロック図である
。
図において、(1)は多重化装置、(la)〜(1n)
は低速回線、(2a)〜(2rl)は端末カード、(3
)は入力バス、(4)は出力バス、(5)は高速回線側
カード、(6)は高速回線、(7)はタイミング制御回
路、(8)はアドレスノ?ス
m 、(9)は同期クロック、(lO)はシフトレジス
タ、(11)はセレクタ、(12)はセレクタ制御信号
である。
なお、図中、同一符号は同一、又は相当部分を示す。
第1図
Iα、〜/71 ft(遠E1 緑
3・入力バス
+ 工j)ぐ久
6L0L−1b:1yirajL
S、アトし入バ又
デ 同期70ヅクFIG. 1 is a block diagram of a multiplexer showing one embodiment of the invention, FIG. 2 is a time chart for explaining the operation of FIG. 1, and FIG. 3 is a multiplexer showing another embodiment of the invention. 4 is an overall diagram of a conventional multiplexing device, FIG. 5 is a time chart for explaining the operation of the conventional multiplexing device, and FIG. 6 is a block diagram of the conventional multiplexing device. It is. In the figure, (1) is a multiplexing device, (la) to (1n)
is a low-speed line, (2a) to (2rl) are terminal cards, (3
) is the input bus, (4) is the output bus, (5) is the high-speed line side card, (6) is the high-speed line, (7) is the timing control circuit, (8) is the address no? (9) is a synchronization clock, (10) is a shift register, (11) is a selector, and (12) is a selector control signal. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Fig. 1 Iα, ~/71 ft (far E1 green 3, input bus + engineering j) guku 6L0L-1b: 1yirajL S, atto input bar matade synchronous 70 ft
Claims (1)
て多重化伝送する多重化装置に於いて、各高速度データ
カードで共通に使用する同期クロックを供給するバスを
持ち、各高速度データカードでは前記バスから入力した
同期信号にシフトレジスタが接続され、このシフトレジ
スタにセレクタが接続され、このセレクタの出力を各高
速度データカードの同期クロックとして使用し、前記セ
レクタの値が手動で設定出来るようにした事を特徴とす
る多重化装置。In a multiplexing device that converts multiple low-speed data into multiple high-speed data and multiplexes the data, it has a bus that supplies a synchronized clock that is commonly used by each high-speed data card, and each high-speed data In the card, a shift register is connected to the synchronization signal input from the bus, a selector is connected to this shift register, and the output of this selector is used as a synchronization clock for each high-speed data card, and the value of the selector is manually set. A multiplexing device that is characterized by being able to
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28440288A JPH0681118B2 (en) | 1988-11-09 | 1988-11-09 | Multiplexer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28440288A JPH0681118B2 (en) | 1988-11-09 | 1988-11-09 | Multiplexer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02130041A true JPH02130041A (en) | 1990-05-18 |
JPH0681118B2 JPH0681118B2 (en) | 1994-10-12 |
Family
ID=17678106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28440288A Expired - Lifetime JPH0681118B2 (en) | 1988-11-09 | 1988-11-09 | Multiplexer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0681118B2 (en) |
-
1988
- 1988-11-09 JP JP28440288A patent/JPH0681118B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0681118B2 (en) | 1994-10-12 |
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