KR930008052B1

KR930008052B1 - Data bus selector in a add-drop transmission device

Info

Publication number: KR930008052B1
Application number: KR1019910010489A
Authority: KR
Inventors: 강규용
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1991-06-24
Filing date: 1991-06-24
Publication date: 1993-08-25
Also published as: KR930001082A

Abstract

When adding data from the add-drop section, pre-determined add bus selection signals should be produced during the same time period at the same data range on the bus selecting circuit, according to which data to be added will be selected at the bus selecting circuit after selecting the add bus. Since selected signals are produced according to the clock, by selecting an efficient database, the add and drop are carried out efficiently.

Description

Data Bus Selection Circuit of Ad-Drop Transmission Equipment

제 1 도는 애드-드롭 전송시스템도1 is an ad-drop transmission system

제 2 도는 종래의 회로도2 is a conventional circuit diagram

제 3 도는 본 발명에 따른 회로도3 is a circuit diagram according to the present invention

제 4 도는 본 발명에 따른 동작 타이밍도4 is an operation timing diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

30-1∼30-n : 애드 드롭부 220 : 버스선택기30-1 to 30-n: add drop unit 220: bus selector

본 발명은 애드-드롭(Add-Drop) 전송 장치에 관한 것으로, 특히 애드버스와 드롭버스를 선택하기 위한 버스 선택 장치에 관한 것이다.The present invention relates to an Add-Drop transmission apparatus, and more particularly, to a bus selection apparatus for selecting Adverse and Dropbus.

일반적으로 애드-드롭 전송장치란 신호를 전송함에 있어 전송되는 소정신호를 드롭시키거나 애드시켜 전송시킬 수 있는 장비를 말한다.In general, an ad-drop transmission apparatus refers to a device capable of dropping or adding a predetermined signal to be transmitted in transmitting a signal.

제 1 도는 이러한 애드-드롭 전송 장치의 블럭을 도시한 것이다.1 shows a block of such an ad-drop transmission apparatus.

상기 제 1 도에서 공통부A(100)의 입력 데이타는 프레임 동기를 시킴과 동시, 입력 데이타의 오버 헤드를 처리한 뒤, 프레임 동기 신호와 데이타를 병렬 변환하여 다운스트림 드롭버스(Down Stream Drop Bus)(DD)에 출력한다. 애드-드롭부(30-1∼30-n)는 상기 드롭버스(DD)에서 데이타를 드롭시키거나 다운스트림 애드 버스(Down Stream Add Bus)를 통해 데이타를 애드한다. 공통부B(200)에서는 상기 드롭버스(DD)의 데이타와 애드버스(DA)의 데이타를 선택한뒤 SONET 처리부(210)에서 선택된 데이타를 받아 오버 헤드를 삽입하여 외부로 전송한다. 상기 공통부B(200)에서 상기 공통부A(100)로의 데이타 전송시는 상기한 반대 수순을 갖는다.In FIG. 1, the input data of the common part A 100 performs frame synchronization, and at the same time, processes the overhead of the input data, and then converts the frame synchronization signal and the data in parallel to the downstream stream drop bus. Output to DD. The add-drop units 30-1 to 30-n drop data from the drop bus DD or add data through a downstream stream add bus. The common unit B 200 selects the data of the drop bus DD and the data of the ad bus DA, receives the data selected by the SONET processing unit 210, inserts an overhead, and transmits the data to the outside. The data transfer from the common part B 200 to the common part A 100 has the above reverse procedure.

상기에서 공통부A(100) 및 공통부B(200)가 가지는 버스선택부(22)는 본원에서 선출원한 특허 출원 제 91-7299호에 상세히 기술되어 있다.The bus selecting section 22 of the common section A 100 and the common section B 200 is described in detail in Patent Application No. 91-7299 filed here.

그러나 상기 특허출원 제 91-7299호의 버스선택 회로는 애드-드롭부에 변동이 생길 경우 그때마다 공통부(A, 또는 B)에서는 메모리(12)의 데이타를 변환하여야 하며 회로가 복잡하여 고가로 되는 문제점이 있다.However, the bus selection circuit of Patent Application No. 91-7299 has to convert the data of the memory 12 in the common section (A or B) whenever a change occurs in the add-drop section. There is a problem.

따라서 본 발명의 목적은 구성이 간단하고 저가로서 구현이 가능한 버스 선택회로를 제공함에 있다.It is therefore an object of the present invention to provide a bus selection circuit which is simple in construction and low cost.

상기한 목적을 달성하기 위해 본 발명은 애드드롭부에서 데이타를 애드할시 소정 애드버스 선택신호(DAS)를 같은 타이밍에 같은 데이타 구간동안 버스선택회로에 출력하도록 하고, 버스선택 회로에서는 이를 받아 애드버스(DA)를 선택하여 애드되는 데이타를 선택하도록 한다. 그리고 그 선택된 신호를 클럭에 맞춰 출력한다.In order to achieve the above object, the present invention outputs a predetermined ADAS selection signal (DAS) to the bus selection circuit during the same data period at the same timing when the data is added by the add drop unit, and receives the AD from the bus selection circuit. Select the bus DA to select the data to be added. The selected signal is outputted according to the clock.

제 3 도는 본 발명에 다른 회로도로서, 드롭버스(DD)와, 애드버스(DA)와, 클럭신호 전송 버스(CK)와, 상기 드롭버스(DD)에서 데이타를 드롭하거나 상기 애드버스(DA)에 데이타를 애드하고 애드할 데이타를 출력할때 같은 타이밍으로 애드할 데이타의 데이타 길이와 같은 구간동안 소정 애드버스 선택 신호를 출력하는 하나 이상의 애드-드롭부(30-1∼30-n)와, 상기 애드-드롭부(30-1∼30-n)로 부터 애드버스 선택신호를 받아 그에 의해 상기 애드버스(DA)와 드롭버스(DD)를 선택하므로 애드버스(DA)와 드롭버스(DD)를 통해 전송되는 데이타를 수신하는 선택기(40)와, 상기 선택기(40)가 선택적으로 수신한 데이타를 리타이밍하여 출력하는 동기수단(50)으로 구성되어 있다.3 is a circuit diagram according to the present invention, in which data is dropped from the drop bus DD, the ad bus DA, the clock signal transmission bus CK, and the drop bus DD, or the ad bus DA. One or more ad-drop units 30-1 to 30-n for outputting a predetermined adverse selection signal for a period equal to the data length of the data to be added at the same timing when the data is added to the data and the data to be added, and Adverses DA and dropbus DD are selected by receiving the ADBUS selection signal from the ad-drop units 30-1 to 30-n, thereby selecting the ADBUS DA and the dropbus DD. And a selector 40 for receiving the data transmitted through the signal, and a synchronization means 50 for retiming and outputting the data selectively received by the selector 40.

이하 상기한 구성에 의거 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described based on the above configuration.

상기 제 3 도에 도시하지 않았으나 본 발명이 선택하는 데이타들은 애드 또는 드롭된다고 할지라도 최종적으로 전송하는 신호는 CCITT에서 규정하는 프레임포맷을 맞추기 위해 버스 선택기(220)와 애드-드롭부(30-1∼30-n)는 프레임 링크 신호를 받도록 소정 프레임 동기 신호버스를 가진다.Although not shown in FIG. 3, although the data selected by the present invention is added or dropped, the signal to be finally transmitted is the bus selector 220 and the add-drop unit 30-1 in order to match the frame format defined by CCITT. 30-n have a predetermined frame synchronization signal bus so as to receive a frame link signal.

그리고 이후 설명들은 모두 클럭에 정확히 동기하여 수행됨을 미리 밝혀둔다.It is then noted that all subsequent descriptions are performed in exact synchronization with the clock.

만일 상기 드롭버스(DD)에 데이타가 소정구간에서 드롭되었다면 한프레임의 데이타중에서 드롭된 구간동안은 데이타가 존재하지 않게된다. 이때, 상기 애드-드롭부는 필요한 경우 상기 빈데이타 구간에 임의의 DS1이나 DSIE 신호등을 삽입하게 된다. 우선 상기 애드-드롭부는 애드한 데이타를 상기 애드버스(DA)에 출력하고 같은 타이밍으로 같은 데이타 구간동안 애드버스 선택 신호를 출력한다.If data is dropped on the drop bus DD in a predetermined section, there is no data during the dropped section of the data of one frame. In this case, the ad-drop unit inserts an arbitrary DS1 or DSIE signal into the empty data section if necessary. First, the ad-drop unit outputs the added data to the adverse DA and outputs an adverse selection signal for the same data section at the same timing.

이때 상기 애드버스 선택신호는 상기 애드-드롭부의 내부에서 애드시킬 데이타를 출력시킬때 그 출력 버퍼를 인에이블 시키기 위한 신호와 동일한 신호이다.At this time, the adverse selection signal is the same signal as the signal for enabling the output buffer when outputting data to be advertised inside the ad-drop unit.

한편, 버스 선택기(220)는 상기 애드버스 선택신호(DAS)를 받아 상기 애드버스(DA)와 드롭버스(DD)를 선택스위칭 하는데, 만일 상기 애드버스에 애드데이타가 존재하면, 그 구간 동안 상기 애드버스 선택 신호(DAS)도 애드버스를 선택하는 상태로 된다. 따라서 상기 버스 선택기(220)는 상기 애드데이타를 선택하게 되고, 그 선택된 데이타는 상기 드롭된 데이타 구간에 삽입된다. 그리고 상기 애드된 데이타는 동기수단(50)에서 리타이밍되어 전송라인을 통해 전송되므로서 애드를 마치게 된다.On the other hand, the bus selector 220 receives the Adverse Selection Signal (DAS) and selects and switches the Adverse DA and the Drop Bus DD. If Ad Data is present in the Adverse, the bus selector The adverse selection signal DAS is also in a state of selecting an adverse. Accordingly, the bus selector 220 selects the ad data, and the selected data is inserted into the dropped data section. The added data is retimed by the synchronization means 50 and transmitted through the transmission line, thereby completing the addition.

이상과 같이 본 발명은 극히 단순한 동작과 회로로써 애드와 드롭을 실행할 수 있으며, 이로인해 회로를 저가로 구현할 수 있어 경제적으로 상당한 이점을 가진다.As described above, the present invention can perform add and drop with extremely simple operations and circuits, and thus, the circuits can be implemented at low cost, which has significant economic advantages.

Claims

In the ad-drop transmission equipment, data is dropped from the drop bus (DD), the ad bus (DA), the clock signal transmission bus (CK), and the drop bus (DD) or data is transferred to the ad bus (DA). One or more ad-drop units 30-1 to 30-n for outputting a predetermined adverse selection signal for a period equal to the data length of the data to be added at the same timing when outputting the data to be added and added; Since the ADBUS selection signal is received from the drop units 30-1 to 30-n, the ADBUS DA and the dropbus DD are selected thereby, through the ADBUS DA and the dropbus DD. Selector 40 for receiving the data to be transmitted, and the data bus selection of the ad-drop transmission equipment, characterized in that it comprises a synchronization means 50 by retiming and outputting the data selectively received by the selector 40 Circuit.