JPH0447338A - 待機冗長形演算制御システムの同期化方法 - Google Patents
待機冗長形演算制御システムの同期化方法Info
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- JPH0447338A JPH0447338A JP2153278A JP15327890A JPH0447338A JP H0447338 A JPH0447338 A JP H0447338A JP 2153278 A JP2153278 A JP 2153278A JP 15327890 A JP15327890 A JP 15327890A JP H0447338 A JPH0447338 A JP H0447338A
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- 238000000034 method Methods 0.000 title claims description 7
- 230000005856 abnormality Effects 0.000 claims abstract description 7
- 238000004364 calculation method Methods 0.000 abstract description 48
- 230000005540 biological transmission Effects 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は待機系演算制御装置と稼動系演算制御装置とに
二重化されたいわゆる待機冗長形演算制御システムにお
いて、この２つの演算制御装置が外部へ出力する演算処
理結果の内容を一致させる方法としての同期化方法に関
する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
二重化されたいわゆる待機冗長形演算制御システムにお
いて、この２つの演算制御装置が外部へ出力する演算処
理結果の内容を一致させる方法としての同期化方法に関
する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第３図は従来のこの種の待機冗長形演算制御システムの
構成例を示す。同図においてＯＩＡ、 ＯＩＢは共に
同一の演算及び制御を行うシステムとしてのＭＰＵシェ
ルフであり、このうちＯＩＡは稼動系として動作する稼
動系ＭＰＵシェルフ、ＯＩＢは待機系として動作する待
機系ＭＰＵシェルフである。 また０２はＭＰＵシェルフＯＩＡ、 ＯＩＢの指令に
基づき入出力動作を行う入出力シェルフである。 ＩＡは稼動系ＭＰＵシェルフ０１＾において演算制御を
行う演算・制御ボード（単に演算ボードともいう）、２
Ａは演算・制御ボードＩＡが演算するためのデータおよ
びその演算結果を格納するメモリボードである。３Ａは
入出力シェルフ０２と入出力データをやりとりするため
の伝送ボードで、入出カシェ１ルフ０１から伝送された
演算用のデータをメモリボード２Ａに格納し、またメモ
リボード２Ａにある演算結果を入出力シェルフ０２に伝
送する。 待機側ＭＰＵシェルフＯＩＢは稼動側ＭＰＵシェルフＯ
ＩＡと同じ構成を持ち、ＩＢ、２Ｂ、３ＢはそれぞれＩ
Ａ、２Ａ、３Ａに対応する演算・制御ボードメモリボー
ド、伝送ボードである。 また入出力シェルフ０２において、４Ａ、４Ｂはそれぞ
れＭＰＵシェルフＯＩＡ、 ＯＩＢの伝送ボード３Ａ
、３Ｂとデータをやりとりする伝送ボード、９は外部か
らアナログ信号を入力するアナログ入力ボード、１０は
外部へアナログ信号を出力するアナログ出力ボードであ
る。 ここでアナログ入力ボード９は外部から入力したアナロ
グ信号を所定のクロンク周期でサンプリングしてＡ／Ｄ
変換し、この変換された入力データを順次、伝送ボード
４Ａ、４Ｂに格納する。伝送ボード４Ａ、４Ｂはそれぞ
れＭ Ｐ Ｕ シェ）Ｌｉ ７０１Ａ。 ０１Ｂの伝送ボード３Ａ、３Ｂからの送信要求に応して
、その時点に保持している入力データを要求した伝送ボ
ード３Ａ、３Ｂに送信する。そして各ＭＰＵシェルフＯ
ＩＡ、 ＯＩＢ内では、それぞれこの送信で受は取っ
た入力データを用いて前記のように演算が行われる。 またアナログ出力ボード１０は伝送ボード４Ａ。 ４Ｂを介してそれぞれＭＰＵシェルフＯＩＡ、 ＯＩ
Ｂから受は取った演算結果を格納しており、稼動系。 待機系の判別をして稼動系ＭＰＵシェルフＯＩＡからの
受信データをＤ／Ａ変換して外部に出力する。 もし稼動系ＭＰＵシェルフＯＩＡに異常が発生した場合
、今までの待機系ＭＰＵシェルフＯＩＢは新たに稼動系
として動作し、また今までの稼動系ＭＰＵシェルフＯＩ
Ａは新たに待機系として動作する。
構成例を示す。同図においてＯＩＡ、 ＯＩＢは共に
同一の演算及び制御を行うシステムとしてのＭＰＵシェ
ルフであり、このうちＯＩＡは稼動系として動作する稼
動系ＭＰＵシェルフ、ＯＩＢは待機系として動作する待
機系ＭＰＵシェルフである。 また０２はＭＰＵシェルフＯＩＡ、 ＯＩＢの指令に
基づき入出力動作を行う入出力シェルフである。 ＩＡは稼動系ＭＰＵシェルフ０１＾において演算制御を
行う演算・制御ボード（単に演算ボードともいう）、２
Ａは演算・制御ボードＩＡが演算するためのデータおよ
びその演算結果を格納するメモリボードである。３Ａは
入出力シェルフ０２と入出力データをやりとりするため
の伝送ボードで、入出カシェ１ルフ０１から伝送された
演算用のデータをメモリボード２Ａに格納し、またメモ
リボード２Ａにある演算結果を入出力シェルフ０２に伝
送する。 待機側ＭＰＵシェルフＯＩＢは稼動側ＭＰＵシェルフＯ
ＩＡと同じ構成を持ち、ＩＢ、２Ｂ、３ＢはそれぞれＩ
Ａ、２Ａ、３Ａに対応する演算・制御ボードメモリボー
ド、伝送ボードである。 また入出力シェルフ０２において、４Ａ、４Ｂはそれぞ
れＭＰＵシェルフＯＩＡ、 ＯＩＢの伝送ボード３Ａ
、３Ｂとデータをやりとりする伝送ボード、９は外部か
らアナログ信号を入力するアナログ入力ボード、１０は
外部へアナログ信号を出力するアナログ出力ボードであ
る。 ここでアナログ入力ボード９は外部から入力したアナロ
グ信号を所定のクロンク周期でサンプリングしてＡ／Ｄ
変換し、この変換された入力データを順次、伝送ボード
４Ａ、４Ｂに格納する。伝送ボード４Ａ、４Ｂはそれぞ
れＭ Ｐ Ｕ シェ）Ｌｉ ７０１Ａ。 ０１Ｂの伝送ボード３Ａ、３Ｂからの送信要求に応して
、その時点に保持している入力データを要求した伝送ボ
ード３Ａ、３Ｂに送信する。そして各ＭＰＵシェルフＯ
ＩＡ、 ＯＩＢ内では、それぞれこの送信で受は取っ
た入力データを用いて前記のように演算が行われる。 またアナログ出力ボード１０は伝送ボード４Ａ。 ４Ｂを介してそれぞれＭＰＵシェルフＯＩＡ、 ＯＩ
Ｂから受は取った演算結果を格納しており、稼動系。 待機系の判別をして稼動系ＭＰＵシェルフＯＩＡからの
受信データをＤ／Ａ変換して外部に出力する。 もし稼動系ＭＰＵシェルフＯＩＡに異常が発生した場合
、今までの待機系ＭＰＵシェルフＯＩＢは新たに稼動系
として動作し、また今までの稼動系ＭＰＵシェルフＯＩ
Ａは新たに待機系として動作する。
前述した従来のＭＰＵシェルフの待機冗長方式による二
重化方式では、両ＭＰＵシェルフ０１Ａ。 ０１Ｂの演算・制御ボード１＾、ＩＢで独自に演算を行
い、その結果を出力するため、異常発生により稼動すべ
きＭＰＵシェルフを従来の稼動系から従来の待機系へ切
換える時に、両ＭＰＵシェルフ０１Ａ、 ＯＩＢの演
算結果が一致しないことがあった。 即ち第３図の構成において両ＭＰＵシェルフ０１Ａ、
ＯＩＢは演算を独自に行っているために、アナログ入
力データのサンプリング周期の違いから、同じプログラ
ムが両ＭＰＵシェルフＯＩＡ、 ０１Ｂで動作してい
ても、入力データに違いが生じ、このため演算結果にも
違いがでてき、その演算結果がアナログ出力ボード１０
に行くため、稼動系ＭＰＵシェルフＯＩＡから待機系Ｍ
ＰＵシェルフＯＩＢへの稼動の切換時にバンプ（衝撃的
変化）が発生する。 第４図はこのバンプ発生を説明するための波形図であり
、同図（１）は第３図のアナログ入力ボード９０入力値
を示す。この第４図（１）のａは、稼動系の演算・制御
ボードＩＡのデータ・サンプリングの周期であり、第４
図（１）のｂは待機系の演算・制御ボードＩＢのデータ
・サンプリングの周期である。このように、両ＭＰＵシ
ェルフ０１Ａ、 ＯＩＢは、非同期に動作しているた
め、サンプリングのタイミングに違いがあり、演算する
たメツ入力データの値が違ってくる。このデータを用い
て演算を行うと、第４図（２）のように、第３図のアナ
ログ出力ボード１０に行くデータは、稼動系の出力デー
タＣや待機系の出力データｄのように演算結果が食い違
う場合がある。ここで時点ｅで稼動系ＭＰＵシェルフＯ
ＩＡに異常が起きて従来の待機系のＭＰＵシェルフＯＩ
Ｂが新たな稼動系に切換わると第４図（３）のようにア
ナログ出力ボード１０の出力値にバンブが生じる。 そこで本発明はこの問題を解消できるような待機冗長形
演算制御システムの同期化方法を提供することを課題と
する。
重化方式では、両ＭＰＵシェルフ０１Ａ。 ０１Ｂの演算・制御ボード１＾、ＩＢで独自に演算を行
い、その結果を出力するため、異常発生により稼動すべ
きＭＰＵシェルフを従来の稼動系から従来の待機系へ切
換える時に、両ＭＰＵシェルフ０１Ａ、 ＯＩＢの演
算結果が一致しないことがあった。 即ち第３図の構成において両ＭＰＵシェルフ０１Ａ、
ＯＩＢは演算を独自に行っているために、アナログ入
力データのサンプリング周期の違いから、同じプログラ
ムが両ＭＰＵシェルフＯＩＡ、 ０１Ｂで動作してい
ても、入力データに違いが生じ、このため演算結果にも
違いがでてき、その演算結果がアナログ出力ボード１０
に行くため、稼動系ＭＰＵシェルフＯＩＡから待機系Ｍ
ＰＵシェルフＯＩＢへの稼動の切換時にバンプ（衝撃的
変化）が発生する。 第４図はこのバンプ発生を説明するための波形図であり
、同図（１）は第３図のアナログ入力ボード９０入力値
を示す。この第４図（１）のａは、稼動系の演算・制御
ボードＩＡのデータ・サンプリングの周期であり、第４
図（１）のｂは待機系の演算・制御ボードＩＢのデータ
・サンプリングの周期である。このように、両ＭＰＵシ
ェルフ０１Ａ、 ＯＩＢは、非同期に動作しているた
め、サンプリングのタイミングに違いがあり、演算する
たメツ入力データの値が違ってくる。このデータを用い
て演算を行うと、第４図（２）のように、第３図のアナ
ログ出力ボード１０に行くデータは、稼動系の出力デー
タＣや待機系の出力データｄのように演算結果が食い違
う場合がある。ここで時点ｅで稼動系ＭＰＵシェルフＯ
ＩＡに異常が起きて従来の待機系のＭＰＵシェルフＯＩ
Ｂが新たな稼動系に切換わると第４図（３）のようにア
ナログ出力ボード１０の出力値にバンブが生じる。 そこで本発明はこの問題を解消できるような待機冗長形
演算制御システムの同期化方法を提供することを課題と
する。
前記の課題を解決・するために本発明の方法は、「（入
力シェルフ０２などを介し）外部から入力した演算用の
データを用いて所定の同一の演算処理を実行する稼動系
、待機系の２つの演算制御装置（ＭＰＵシェルフＯＩＡ
、 ＯＩＢなど）を備え、通常は前記稼動系演算制御
装置の演算処理結果を（入出力シェルフ０２などを介し
）外部に出力し、該装置の異常時にはこの装置を新たに
待機系演算制御装置とし、かつ今までの待機系演算制御
装置を新たに稼動系演算制御装置としてこの装置の演算
処理結果を外部に出力する待機冗長形演算制御システム
において、 前記稼動系演算制御装置が外部から入力した演算用のデ
ータを（同期化ボード１１八、 ＩＩＢなどを介し）前
記待機系演算制御装置へ前記の演算処理用として与える
ようにｊするものとする。
力シェルフ０２などを介し）外部から入力した演算用の
データを用いて所定の同一の演算処理を実行する稼動系
、待機系の２つの演算制御装置（ＭＰＵシェルフＯＩＡ
、 ＯＩＢなど）を備え、通常は前記稼動系演算制御
装置の演算処理結果を（入出力シェルフ０２などを介し
）外部に出力し、該装置の異常時にはこの装置を新たに
待機系演算制御装置とし、かつ今までの待機系演算制御
装置を新たに稼動系演算制御装置としてこの装置の演算
処理結果を外部に出力する待機冗長形演算制御システム
において、 前記稼動系演算制御装置が外部から入力した演算用のデ
ータを（同期化ボード１１八、 ＩＩＢなどを介し）前
記待機系演算制御装置へ前記の演算処理用として与える
ようにｊするものとする。
稼動系、待機系の両ＭＰＵシェルフＯＩＡ、 ＯＩＢ
にそれぞれ同期化用伝送ボードＩＩＡ、ＩＩＢを入れる
ことにより、演算・制御ボードＩＡ、ＩＢで演算するた
めの演算データを外部から取り込んだ稼動系ＭＰＵシェ
ルフＯＩＡから待機系Ｍ Ｐ Ｕ シェルフ０１Ｂに伝
送し、２つのシェルフＯＩＡ、 ＯＩＢの演算出力結
果を一致させる。
にそれぞれ同期化用伝送ボードＩＩＡ、ＩＩＢを入れる
ことにより、演算・制御ボードＩＡ、ＩＢで演算するた
めの演算データを外部から取り込んだ稼動系ＭＰＵシェ
ルフＯＩＡから待機系Ｍ Ｐ Ｕ シェルフ０１Ｂに伝
送し、２つのシェルフＯＩＡ、 ＯＩＢの演算出力結
果を一致させる。
以下第１図、第２図に基づいて本発明の詳細な説明する
。第１図は本発明の一実施例としてのシステム構成を示
すブロック図で第３図に対応するものである。また第２
図は第１図の要部動作を示すタイムチャートである。 第１図では第３図に対し、稼動系ＭＰＵシェルフ０１Ａ
、待機系ＭＰＵシェルフＯＩＢにそれぞれ同期化ボード
ＩＩＡ、 ＩＩＢが新設されている。この同期化ボード
ＩＩＡ、ＩＩＢは、そのときの稼動系ＭＰＵシェルフの
メモリボード上の演算用データをその時の待機系ＭＰＵ
シェルフに伝送する際に、演算用データの授受を行い両
ＭＰＵシェルフＯＩＡ、 ＯＩＢの演算結果の同期化
を行うためのボードである。 ＭＰＵシェルフの稼動系、待機系の判別はシステムの立
ち上げ時に行われ、以降その状態で動作する。待機系Ｍ
ＰＵシェルフは、稼動系ＭＰＵシェルフの監視を行って
おり稼動系ＭＰＵシェルフに異常が起こると今までの待
機系ＭＰＵシェルフは稼動系ＭＰＵとして動作を行う。 この時、アナログ出力ボード１０は、待機系ＭＰＵシェ
ルフから稼動系ＭＰＵシェルフに切り換わったＭＰＵシ
ェルフのデータを出力する。 第２図は同期化ボードの動作を示すタイムチャートであ
る。次に第１図を用いて第２図を説明する。稼動系ＭＰ
ＵシェルフＯＩＡの動作で、演算ボードＩＡは内部演算
終了後（第２図（１））、演算結果をメモリボード２Ａ
に格納する出力処理を行い（第２図（２））、また同期
化ボード１１Ａに対し収集コマンドを発信する。そこで
同期化ボード１１Ａは、そのコマンドを受は直ちに収集
動作を開始しく第２図（４））、メモリボード２Ａがら
演算ボードの演算に必要なデータを収集する。収集終了
後、演算ボードＩＡに収集完了通知を発信し、待機系の
同期化ボードＩＩＢに収集したデータを伝送する（第２
図（５））。この伝送終了後、演算ボードＩＡに対し伝
送終了コマンドを発信し、これにより演算ボードＩＡは
入出力シェルフｏ２と入出力データのやりとりを行う
（第２図（３））。 次に待機系ＭＰＵシェルフＯＩＢの動作で、同期化伝送
ボードＩＩＢは、稼動系の同期化ボード１１Ａから前記
−のように収集データを受信すると（第２図（６））、
演算ボードＩＢに対しデータ受信通知を発信する。演算
ボードＩＢはそれを受けると分配要求を、同期化ボード
ＩＩＢに発信する（第２図（８））。同期化ボードＩＩ
Ｂはそれを受信すると、メモリボード２Ｂに稼動系ＭＰ
ＵシェルフＯＩＡから受信したデータを分配する （第
２図（７））。そしてこの分配終了後、演算ボードＩＢ
に対し分配終了通知を発信する。演算ボードＩＢはこの
受信後、そのデータにもとすき演算し、その結果をメモ
リボード２Ｂに格納する出力処理を行い（第２図（９）
）、入出力シェルフに対し入出力データのやりとりを行
う （第２図（１０））。 以上のように、稼動系ＭＰＵシェルフ０１Ａの演算デー
タが待機系ＭＰＵシェルフＯＩＢにコピーされてから入
出力シェルフ０２に演算結果のデータが渡されるため、
いかなるタイミングで稼動系ＭＰＵシェルフＯＩＡから
待機系ＭＰＵシェルフＯＩＢに切換ねっても両ＭＰＵシ
ェルフＯＩＡ、 ＯＩＢの演算内容は一致し、入出力
シェルフｏ２への出力結果も一致する。 なお第１図では待機系ＭＰＵシェルフＯＩＢの（ｊ送ボ
ード３Ｂは人出力シェルフ０２から演算用のデータは入
力せず、演算結果を入出力シェルフ０２−送信するのみ
の役割を持つ。 【発明の効果］ ［ｆｌ系ＭＰＵシェルフと待機系ＭＰＵシェルフとがそ
れぞれ独自に入出力シェルフから演算に薫要なデータを
人力した場合は、そのデータ内容器コくい違いを生ずる
ことがあるが、本発明によれは待機系ＭＰＵシェルフが
その演算に必要なデータを稼動ＭＰＵシェルフから入力
し自身内にコピーするようにしたため、 稼動系、待機系２つのＭＰＵシェルフの演算村果は一致
し、稼動系ＭＰＵシェルフに異常が発生し、待機系で動
作していたＭＰｔＪＰｔ用フに稼影権の移行を行った時
、アナログ出力ボード１０の出力データが今までの稼動
系のデータから待機系のデータに移行してもバンブが生
じなくなった。
。第１図は本発明の一実施例としてのシステム構成を示
すブロック図で第３図に対応するものである。また第２
図は第１図の要部動作を示すタイムチャートである。 第１図では第３図に対し、稼動系ＭＰＵシェルフ０１Ａ
、待機系ＭＰＵシェルフＯＩＢにそれぞれ同期化ボード
ＩＩＡ、 ＩＩＢが新設されている。この同期化ボード
ＩＩＡ、ＩＩＢは、そのときの稼動系ＭＰＵシェルフの
メモリボード上の演算用データをその時の待機系ＭＰＵ
シェルフに伝送する際に、演算用データの授受を行い両
ＭＰＵシェルフＯＩＡ、 ＯＩＢの演算結果の同期化
を行うためのボードである。 ＭＰＵシェルフの稼動系、待機系の判別はシステムの立
ち上げ時に行われ、以降その状態で動作する。待機系Ｍ
ＰＵシェルフは、稼動系ＭＰＵシェルフの監視を行って
おり稼動系ＭＰＵシェルフに異常が起こると今までの待
機系ＭＰＵシェルフは稼動系ＭＰＵとして動作を行う。 この時、アナログ出力ボード１０は、待機系ＭＰＵシェ
ルフから稼動系ＭＰＵシェルフに切り換わったＭＰＵシ
ェルフのデータを出力する。 第２図は同期化ボードの動作を示すタイムチャートであ
る。次に第１図を用いて第２図を説明する。稼動系ＭＰ
ＵシェルフＯＩＡの動作で、演算ボードＩＡは内部演算
終了後（第２図（１））、演算結果をメモリボード２Ａ
に格納する出力処理を行い（第２図（２））、また同期
化ボード１１Ａに対し収集コマンドを発信する。そこで
同期化ボード１１Ａは、そのコマンドを受は直ちに収集
動作を開始しく第２図（４））、メモリボード２Ａがら
演算ボードの演算に必要なデータを収集する。収集終了
後、演算ボードＩＡに収集完了通知を発信し、待機系の
同期化ボードＩＩＢに収集したデータを伝送する（第２
図（５））。この伝送終了後、演算ボードＩＡに対し伝
送終了コマンドを発信し、これにより演算ボードＩＡは
入出力シェルフｏ２と入出力データのやりとりを行う
（第２図（３））。 次に待機系ＭＰＵシェルフＯＩＢの動作で、同期化伝送
ボードＩＩＢは、稼動系の同期化ボード１１Ａから前記
−のように収集データを受信すると（第２図（６））、
演算ボードＩＢに対しデータ受信通知を発信する。演算
ボードＩＢはそれを受けると分配要求を、同期化ボード
ＩＩＢに発信する（第２図（８））。同期化ボードＩＩ
Ｂはそれを受信すると、メモリボード２Ｂに稼動系ＭＰ
ＵシェルフＯＩＡから受信したデータを分配する （第
２図（７））。そしてこの分配終了後、演算ボードＩＢ
に対し分配終了通知を発信する。演算ボードＩＢはこの
受信後、そのデータにもとすき演算し、その結果をメモ
リボード２Ｂに格納する出力処理を行い（第２図（９）
）、入出力シェルフに対し入出力データのやりとりを行
う （第２図（１０））。 以上のように、稼動系ＭＰＵシェルフ０１Ａの演算デー
タが待機系ＭＰＵシェルフＯＩＢにコピーされてから入
出力シェルフ０２に演算結果のデータが渡されるため、
いかなるタイミングで稼動系ＭＰＵシェルフＯＩＡから
待機系ＭＰＵシェルフＯＩＢに切換ねっても両ＭＰＵシ
ェルフＯＩＡ、 ＯＩＢの演算内容は一致し、入出力
シェルフｏ２への出力結果も一致する。 なお第１図では待機系ＭＰＵシェルフＯＩＢの（ｊ送ボ
ード３Ｂは人出力シェルフ０２から演算用のデータは入
力せず、演算結果を入出力シェルフ０２−送信するのみ
の役割を持つ。 【発明の効果］ ［ｆｌ系ＭＰＵシェルフと待機系ＭＰＵシェルフとがそ
れぞれ独自に入出力シェルフから演算に薫要なデータを
人力した場合は、そのデータ内容器コくい違いを生ずる
ことがあるが、本発明によれは待機系ＭＰＵシェルフが
その演算に必要なデータを稼動ＭＰＵシェルフから入力
し自身内にコピーするようにしたため、 稼動系、待機系２つのＭＰＵシェルフの演算村果は一致
し、稼動系ＭＰＵシェルフに異常が発生し、待機系で動
作していたＭＰｔＪＰｔ用フに稼影権の移行を行った時
、アナログ出力ボード１０の出力データが今までの稼動
系のデータから待機系のデータに移行してもバンブが生
じなくなった。
第１図は本発明の一実施例としてのシステム構成を示す
ブロック図、 第２図は第１図の要部動作を示すタイムチャート、 第３図は第１図に対応する従来のブロック図、第４図は
第３図におけるバンブ発生を説明するための波形図であ
る。 ０１Ａ：稼動系ＭＰＵシェルフ、０１Ｂ：待機系ＭＰＵ
シェルフ、０２：入出力シェルフ、ＩＡ、ＩＢ：演算・
制御ボード、２ Ａ、 ２ Ｂ：メモリボード、３Ａ、
３８．４Ａ、４Ｂ ：伝送ボード、９：アナログ入０
＋Ａ：ｆｉ勧ゑ ＭＩ”ＬＪシェルフ ０１Ｂ ： ｆ４Ａ 来 ＭＰＵシェルフ第 図 １Ａ ０１Ｂ 第３図
ブロック図、 第２図は第１図の要部動作を示すタイムチャート、 第３図は第１図に対応する従来のブロック図、第４図は
第３図におけるバンブ発生を説明するための波形図であ
る。 ０１Ａ：稼動系ＭＰＵシェルフ、０１Ｂ：待機系ＭＰＵ
シェルフ、０２：入出力シェルフ、ＩＡ、ＩＢ：演算・
制御ボード、２ Ａ、 ２ Ｂ：メモリボード、３Ａ、
３８．４Ａ、４Ｂ ：伝送ボード、９：アナログ入０
＋Ａ：ｆｉ勧ゑ ＭＩ”ＬＪシェルフ ０１Ｂ ： ｆ４Ａ 来 ＭＰＵシェルフ第 図 １Ａ ０１Ｂ 第３図
Claims (1)
- 【特許請求の範囲】 １）外部から入力した演算用のデータを用いて所定の同
一の演算処理を実行する稼動系、待機系の２つの演算制
御装置を備え、 通常は前記稼動系演算制御装置の演算処理結果を外部に
出力し、該装置の異常時にはこの装置を新たに待機系演
算制御装置とし、かつ今までの待機系演算制御装置を新
たに稼動系演算制御装置としてこの装置の演算処理結果
を外部に出力する待機冗長形演算制御システムにおいて
、 前記稼動系演算制御装置が外部から入力した演算用のデ
ータを前記待機系演算制御装置へ前記の演算処理用とし
て与えるようにしたことを特徴する待機冗長形演算制御
システムの同期化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153278A JPH0447338A (ja) | 1990-06-12 | 1990-06-12 | 待機冗長形演算制御システムの同期化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153278A JPH0447338A (ja) | 1990-06-12 | 1990-06-12 | 待機冗長形演算制御システムの同期化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447338A true JPH0447338A (ja) | 1992-02-17 |
Family
ID=15558976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153278A Pending JPH0447338A (ja) | 1990-06-12 | 1990-06-12 | 待機冗長形演算制御システムの同期化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447338A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6228876A (ja) * | 1985-07-31 | 1987-02-06 | Toshiba Corp | 情報処理システム |
| JPS62177651A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 計算機システムのパラレルオペレ−シヨン |
-
1990
- 1990-06-12 JP JP2153278A patent/JPH0447338A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6228876A (ja) * | 1985-07-31 | 1987-02-06 | Toshiba Corp | 情報処理システム |
| JPS62177651A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 計算機システムのパラレルオペレ−シヨン |
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