JPH0443290B2 - - Google Patents
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- JPH0443290B2 JPH0443290B2 JP58198642A JP19864283A JPH0443290B2 JP H0443290 B2 JPH0443290 B2 JP H0443290B2 JP 58198642 A JP58198642 A JP 58198642A JP 19864283 A JP19864283 A JP 19864283A JP H0443290 B2 JPH0443290 B2 JP H0443290B2
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- power supply
- supply unit
- input
- power
- output device
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- 239000013256 coordination polymer Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000001174 ascending effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
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- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
- Rectifiers (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、電源制御回路に係り、特に本体電源
ユニツトと、入出力装置電源ユニツトの各電源ユ
ニツトに対する投入シーケンスと切断シーケンス
とを個別に設定できるようにした電源制御回路に
関する。
ユニツトと、入出力装置電源ユニツトの各電源ユ
ニツトに対する投入シーケンスと切断シーケンス
とを個別に設定できるようにした電源制御回路に
関する。
(b) 技術の背景
最近のデータ処理システムの大型化に伴い、該
データ処理システムに接続される入出力装置の数
も多くなる傾向にある。
データ処理システムに接続される入出力装置の数
も多くなる傾向にある。
一方、上記データ処理システムに対する電源制
御回路においては、該データ処理システムの各電
源ユニツトに対する電源投入、切断のシーケンス
制御は、本体装置、入出力装置の順序で行われる
のが一般的である。
御回路においては、該データ処理システムの各電
源ユニツトに対する電源投入、切断のシーケンス
制御は、本体装置、入出力装置の順序で行われる
のが一般的である。
従つて、上記のようにデータ処理システムに接
続される入出力装置の数が増加してくると、入出
力装置全体に対する電源投入、切断のシーケンス
制御に要する時間が増加してくる為、再度同じ入
出力装置の電源を投入するのに多くの時間が必要
となる問題があり、任意の入出力装置に対して、
電源を切断後、速やかに再投入できる電源投入、
切断のシーケンス制御が可能な電源制御回路が要
望されていた。
続される入出力装置の数が増加してくると、入出
力装置全体に対する電源投入、切断のシーケンス
制御に要する時間が増加してくる為、再度同じ入
出力装置の電源を投入するのに多くの時間が必要
となる問題があり、任意の入出力装置に対して、
電源を切断後、速やかに再投入できる電源投入、
切断のシーケンス制御が可能な電源制御回路が要
望されていた。
(c) 従来技術と問題点
第１図は従来方式における電源制御回路をブロ
ツク図で示したものであり、１は電源オン／オフ
インタフエース部（ON／OFF INF）で、電源
投入、切断スイツチ（図示せず）からの信号（例
えば、地気信号）を受信して、該スイツチのチヤ
ツタを吸収する回路（例えば、コンデンサー、抵
抗器によるフイルタによる）からなつている。２
は電源オン／オフ受け付けゲート部（ON／OFF
GATE）で、上記オン／オフ信号を論理信号に
変換する。３はモードフリツプフロツプ
（MODE FF）で、上記オン／オフ信号に対応し
たパルス信号をラツチし、シフトレジスタ
（SHIFT REG）４の昇順シフト／降順シフトの
制御を行う。４はそのシーケンス部としてのシフ
トレジスタ（SHIFT REG）で、カウンタ
（COUNTER）６から一定時間（例えば、Ｔ１）
毎にクロツク（CP）を受信し、上記昇順シフト
の場合は、シーケンス信号１〜ｎ，１′〜n′の順
に投入信号を送出し、降順シフトの場合はシーケ
ンス信号n′〜１′、ｎ〜１の順に切断信号を送出
する。５は本電源制御回路の基本クロツクを発生
する基本クロツク発生部（CLK）、６はカウンタ
（COUNTER）で、基本クロツク発生部（CLK）
５からの基本クロツクを分周し、一定時間Ｔ１毎
にクロツク（CP）を出力する。７は本体電源ユ
ニツトインターフエース部（本体PWR INF）
で、本体電源ユニツトに対してシーケンス信号１
〜ｎを送出する。８は入出力装置電源ユニツトイ
ンタフエース部（Ｉ／OPWR INF）で、各入出
力装置の電源ユニツトに対してシーケンス信号
１′〜n′を送出する。
ツク図で示したものであり、１は電源オン／オフ
インタフエース部（ON／OFF INF）で、電源
投入、切断スイツチ（図示せず）からの信号（例
えば、地気信号）を受信して、該スイツチのチヤ
ツタを吸収する回路（例えば、コンデンサー、抵
抗器によるフイルタによる）からなつている。２
は電源オン／オフ受け付けゲート部（ON／OFF
GATE）で、上記オン／オフ信号を論理信号に
変換する。３はモードフリツプフロツプ
（MODE FF）で、上記オン／オフ信号に対応し
たパルス信号をラツチし、シフトレジスタ
（SHIFT REG）４の昇順シフト／降順シフトの
制御を行う。４はそのシーケンス部としてのシフ
トレジスタ（SHIFT REG）で、カウンタ
（COUNTER）６から一定時間（例えば、Ｔ１）
毎にクロツク（CP）を受信し、上記昇順シフト
の場合は、シーケンス信号１〜ｎ，１′〜n′の順
に投入信号を送出し、降順シフトの場合はシーケ
ンス信号n′〜１′、ｎ〜１の順に切断信号を送出
する。５は本電源制御回路の基本クロツクを発生
する基本クロツク発生部（CLK）、６はカウンタ
（COUNTER）で、基本クロツク発生部（CLK）
５からの基本クロツクを分周し、一定時間Ｔ１毎
にクロツク（CP）を出力する。７は本体電源ユ
ニツトインターフエース部（本体PWR INF）
で、本体電源ユニツトに対してシーケンス信号１
〜ｎを送出する。８は入出力装置電源ユニツトイ
ンタフエース部（Ｉ／OPWR INF）で、各入出
力装置の電源ユニツトに対してシーケンス信号
１′〜n′を送出する。
今、電源オン／オフインタフエース部（ON／
OFF INF）１が電源投入指示を受けると、電源
オン／オフ受け付けゲート部（ON／OFF
GATE）２で電源投入を指示する論理信号とな
り、モードフリツプフロツプ（MODE FF）３
を電源投入モードにセツトし、シフトレジスタ
（SHIFT REG）４にモード切り替え信号として
送出される。
OFF INF）１が電源投入指示を受けると、電源
オン／オフ受け付けゲート部（ON／OFF
GATE）２で電源投入を指示する論理信号とな
り、モードフリツプフロツプ（MODE FF）３
を電源投入モードにセツトし、シフトレジスタ
（SHIFT REG）４にモード切り替え信号として
送出される。
一方、基本クロツク発生部（CLK）５からの
基本クロツクをカウンタ（COUNTER）６が分
周し、一定時間Ｔ１毎にクロツク（CP）をシフ
トレジスタ（SHIFT REG）４に供給する。
基本クロツクをカウンタ（COUNTER）６が分
周し、一定時間Ｔ１毎にクロツク（CP）をシフ
トレジスタ（SHIFT REG）４に供給する。
シフトレジスタ（SHIFT REG）４において
は、上記の電源投入モード信号（昇順シフト指
定）と、Ｔ１間隔のクロツク（CP）とによつて、
電源ユニツトに対する投入シーケンスを制御する
シーケンス信号１〜ｎ，１′〜n′を出力し、１〜
ｎは本体電源ユニツトインタフエース部（本体
PWR INF）７へ、続いて１′〜n′を入出力装置
電源ユニツトインタフエース部（Ｉ／OPWR
INF）８へ送出するように動作する。
は、上記の電源投入モード信号（昇順シフト指
定）と、Ｔ１間隔のクロツク（CP）とによつて、
電源ユニツトに対する投入シーケンスを制御する
シーケンス信号１〜ｎ，１′〜n′を出力し、１〜
ｎは本体電源ユニツトインタフエース部（本体
PWR INF）７へ、続いて１′〜n′を入出力装置
電源ユニツトインタフエース部（Ｉ／OPWR
INF）８へ送出するように動作する。
次に電源オン／オフインタフエース部（ON／
OFF INF）１が電源切断指示を受けると、電源
オン／オフ受け付けゲート部（ON／OFF
GATE）２で電源切断を指示する論理信号とな
り、モードフリツプフロツプ（MODE FF）３
を電源切断モードにセツトし、シフトレジスタ
（SHIFT REG）４にモード切り替え信号として
送出される。
OFF INF）１が電源切断指示を受けると、電源
オン／オフ受け付けゲート部（ON／OFF
GATE）２で電源切断を指示する論理信号とな
り、モードフリツプフロツプ（MODE FF）３
を電源切断モードにセツトし、シフトレジスタ
（SHIFT REG）４にモード切り替え信号として
送出される。
シフトレジスタ（SHIFT REG）４において
は、上記の電源切断モード信号（降順シフト指
定）と、Ｔ１間隔のクロツク（CP）とによつて、
電源ユニツトに対する切断シーケンスを制御する
シーケンス信号n′〜１′、ｎ〜１を出力し、n′〜
１′は入出力装置電源ユニツトインタフエース部
（Ｉ／OPWR INF）８へ、続いてｎ〜１を本体
電源ユニツトインタフエース部（本体PWR
INF）７送出するように動作する。
は、上記の電源切断モード信号（降順シフト指
定）と、Ｔ１間隔のクロツク（CP）とによつて、
電源ユニツトに対する切断シーケンスを制御する
シーケンス信号n′〜１′、ｎ〜１を出力し、n′〜
１′は入出力装置電源ユニツトインタフエース部
（Ｉ／OPWR INF）８へ、続いてｎ〜１を本体
電源ユニツトインタフエース部（本体PWR
INF）７送出するように動作する。
以上、詳細に説明したように、従来の電源制御
方法は、電源投入指示を受けると、ある一定間隔
（即ち、Ｔ１の間隔）で本体電源ユニツト入出
力装置電源ユニツトへとシーケンスをとつて投入
され、切断指示を受けると、投入時と同じ間隔
で、入出力装置電源ユニツト本体電源ユニツト
へとシーケンスをとつて切断されていた。
方法は、電源投入指示を受けると、ある一定間隔
（即ち、Ｔ１の間隔）で本体電源ユニツト入出
力装置電源ユニツトへとシーケンスをとつて投入
され、切断指示を受けると、投入時と同じ間隔
で、入出力装置電源ユニツト本体電源ユニツト
へとシーケンスをとつて切断されていた。
従つて、投入時と切断時のシーケンスの間隔が
同一の為、投入完了と切断完了に同一の時間を必
要とし、ある電源ユニツトを切断後すぐに投入し
ようとしても、ある時間を待つて投入する必要が
あつた。
同一の為、投入完了と切断完了に同一の時間を必
要とし、ある電源ユニツトを切断後すぐに投入し
ようとしても、ある時間を待つて投入する必要が
あつた。
以上、従来方式において、電源ユニツトに対す
る投入、切断のシーケンスをタイムチヤートで示
すと第３図の通りとなり、シーケンスの間隔が投
入、切断、装着種別に関係なく、一定値Ｔ１であ
ることが良く示されている。
る投入、切断のシーケンスをタイムチヤートで示
すと第３図の通りとなり、シーケンスの間隔が投
入、切断、装着種別に関係なく、一定値Ｔ１であ
ることが良く示されている。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、電源投入時
は、電源装置に対する影響を少なくする為に充分
な時間をとつて投入するが、切断時は投入時より
も短い時間で切断する方法を提供することを目的
とするものである。
は、電源装置に対する影響を少なくする為に充分
な時間をとつて投入するが、切断時は投入時より
も短い時間で切断する方法を提供することを目的
とするものである。
(e) 発明の構成
この目的は本発明により本体電源ユニツトに対
し本体電源ユニツトシーケンス部が、入出力装置
電源ユニツトに対し入出力装置電源ユニツトシー
ケンス部が設けられ、間隔の異なる複数種類のク
ロツクを供給するカウンタよりの出力はクロツク
切り換え回路に与えられ、電源投入と切断モード
に対応するモード信号を発生するモードフリツプ
フロツプで制御されてクロツク切り換え回路から
は本体電源用と入出力装置電源用及び投入と切断
との夫々が区別されうる異なる間隔のクロツクが
対応する本体電源ユニツトシーケンス部と入出力
装置電源ユニツトシーケンス部に与えられ、夫々
はモード信号で制御され所定の順序で本体電源ユ
ニツト及び入出力装置電源ユニツトに対し投入及
び切断シーケンス信号を与えることを特徴とする
電源制御回路によつて達成され、電源ユニツト対
応に、投入、切断時間を自由に設定でき、各種の
電源ユニツトを効率良く、投入、切断できる利点
がある。
し本体電源ユニツトシーケンス部が、入出力装置
電源ユニツトに対し入出力装置電源ユニツトシー
ケンス部が設けられ、間隔の異なる複数種類のク
ロツクを供給するカウンタよりの出力はクロツク
切り換え回路に与えられ、電源投入と切断モード
に対応するモード信号を発生するモードフリツプ
フロツプで制御されてクロツク切り換え回路から
は本体電源用と入出力装置電源用及び投入と切断
との夫々が区別されうる異なる間隔のクロツクが
対応する本体電源ユニツトシーケンス部と入出力
装置電源ユニツトシーケンス部に与えられ、夫々
はモード信号で制御され所定の順序で本体電源ユ
ニツト及び入出力装置電源ユニツトに対し投入及
び切断シーケンス信号を与えることを特徴とする
電源制御回路によつて達成され、電源ユニツト対
応に、投入、切断時間を自由に設定でき、各種の
電源ユニツトを効率良く、投入、切断できる利点
がある。
(f) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
第２図が本発明の一実施例をブロツク図で示した
図であり、第４図は本発明を実施した場合の、電
源投入、切断のシーケンスをタイムチヤートで示
した図である。
第２図が本発明の一実施例をブロツク図で示した
図であり、第４図は本発明を実施した場合の、電
源投入、切断のシーケンスをタイムチヤートで示
した図である。
第２図において、１，２，３，５〜８は第１図
で説明したものと同じものであり、４１，４２は
本発明を実施する為に、第１図において４で説明
したシーケンス部としてのシフクレジスタ
（SHIFT REG）を、本体電源ユニツトと入出力
装置電源ユニツト別に分けて設けたもので、４１
が本体電源ユニツトに対するシフトレジスタ（本
体PWR SHIFT REG）であり、４２は入出力
装置電源ユニツトに対するシフトレジスタ（Ｉ／
OPWR SHIFT REG）である。９が本発明を実
施するのに必要なクロツク切り替え回路であつ
て、カウンタ（COUNTER）６からの一定間隔
のクロツク（CP１，CP２等）を、モードフリツ
プフロツプ（MODE FF）３からのモード信号
に従つて、切り替えてシフトレジスタ（SHIFT
REG）４１，４２に供給するものである。
で説明したものと同じものであり、４１，４２は
本発明を実施する為に、第１図において４で説明
したシーケンス部としてのシフクレジスタ
（SHIFT REG）を、本体電源ユニツトと入出力
装置電源ユニツト別に分けて設けたもので、４１
が本体電源ユニツトに対するシフトレジスタ（本
体PWR SHIFT REG）であり、４２は入出力
装置電源ユニツトに対するシフトレジスタ（Ｉ／
OPWR SHIFT REG）である。９が本発明を実
施するのに必要なクロツク切り替え回路であつ
て、カウンタ（COUNTER）６からの一定間隔
のクロツク（CP１，CP２等）を、モードフリツ
プフロツプ（MODE FF）３からのモード信号
に従つて、切り替えてシフトレジスタ（SHIFT
REG）４１，４２に供給するものである。
本電源制御回路においても、カウンタ
（COUNTER）６の動作とか、モードフリツプフ
ロツプ（MODE FF）３が電源投入、切断モー
ドに設定される迄の動作は、従来方式と同じであ
るので省略し、従来方式と異なる部分を中心に、
本発明の動作を説明する。
（COUNTER）６の動作とか、モードフリツプフ
ロツプ（MODE FF）３が電源投入、切断モー
ドに設定される迄の動作は、従来方式と同じであ
るので省略し、従来方式と異なる部分を中心に、
本発明の動作を説明する。
今、モードフリツプフロツプ（MODE FF）
３が電源投入モードとなつている場合を考える
と、クロツク切り替え回路９において、該モード
信号を受信すると、カウンタ（COUNTER）６
から、一定時間Ｔ１毎に出力されるクロツクCP
１を選択して、シフトレジスタ（本体PWR
SHIFT REG）４１に供給する。
３が電源投入モードとなつている場合を考える
と、クロツク切り替え回路９において、該モード
信号を受信すると、カウンタ（COUNTER）６
から、一定時間Ｔ１毎に出力されるクロツクCP
１を選択して、シフトレジスタ（本体PWR
SHIFT REG）４１に供給する。
一方、モードフリツプフロツプ（MODE FF）
３は同じ電源投入モード信号を、シフトレジスタ
（本体PWR SHIFT REG）４１とシフトレジス
タ（Ｉ／OPWR SHIFT REG）４２に供給す
る。
３は同じ電源投入モード信号を、シフトレジスタ
（本体PWR SHIFT REG）４１とシフトレジス
タ（Ｉ／OPWR SHIFT REG）４２に供給す
る。
シフトレジスタ（本体PWR SHIFT REG）
４１においては、従来の電源投入モード信号（昇
順シフト指定）と、Ｔ１間隔のクロツクCP１と
によつて、本体電源ユニツトに対する投入シーケ
ンスを制御するシーケンス信号１〜ｎを出力し、
本体電源ユニツトインタフエース部（本体PWR
INF）７へ送出するように動作する。
４１においては、従来の電源投入モード信号（昇
順シフト指定）と、Ｔ１間隔のクロツクCP１と
によつて、本体電源ユニツトに対する投入シーケ
ンスを制御するシーケンス信号１〜ｎを出力し、
本体電源ユニツトインタフエース部（本体PWR
INF）７へ送出するように動作する。
クロツク切り替え回路９はカウンタ
（COUNTER）６から、一定時間Ｔ２毎に出力さ
れるクロツクCP２を選択して、シヤフトレジス
タ（Ｉ／OPWR SHIFT REG）４２に供給して
いる為、シフトレジスタ（本体PWR SHIFT
REG）４１の動作終了後、その終了信号がシフ
トレジスタ（本体PWR SHIFT REG）４１か
らシフトレジスタ（Ｉ／OPWR SHIFT REG）
４２に送出されると、シフトレジスタ（Ｉ／
OPWR SHIFT REG）４２は、一定時間Ｔ２で
シフトして出力されるシーケンス信号１′〜n′を、
入出力装置電源ユニツトインタフエース部（Ｉ／
OPWR INF）８に送出するように動作する。
（COUNTER）６から、一定時間Ｔ２毎に出力さ
れるクロツクCP２を選択して、シヤフトレジス
タ（Ｉ／OPWR SHIFT REG）４２に供給して
いる為、シフトレジスタ（本体PWR SHIFT
REG）４１の動作終了後、その終了信号がシフ
トレジスタ（本体PWR SHIFT REG）４１か
らシフトレジスタ（Ｉ／OPWR SHIFT REG）
４２に送出されると、シフトレジスタ（Ｉ／
OPWR SHIFT REG）４２は、一定時間Ｔ２で
シフトして出力されるシーケンス信号１′〜n′を、
入出力装置電源ユニツトインタフエース部（Ｉ／
OPWR INF）８に送出するように動作する。
モードフリツプフロツプ（MODE FF）３が
電源切断モードになつた場合は、クロツク切り替
え回路９は、先ずクロツクCP３，CP４を選択
し、クロツクCP３をシフトレジスタ（Ｉ／
OPWR SHIFT REG）４２に供給し、クロツク
CP４をシフトレジスタ（本体PWR SHIFT
REG）４１に供給しているので、シフトレジス
タ（Ｉ／OPWR SHIFT REG）４２は一定時間
Ｔ３でシフトしてされるシーケンス信号n′〜１′
を、そしてシフトレジスタ（Ｉ／OPWR
SHIFT REG）４２の動作終了後、その終了信
号がシフトレジスタ（Ｉ／OPWR SHIFT
REG）４２からシフトレジスタ（本体PWR
SHIFT REG）４１に送出されると、シフトレ
ジスタ（本体PWR SHIFT REG）４１が一定
時間Ｔ４でシフトして出力されるシーケンス信号
ｎ〜１を、それぞれ入出力装置電源ユニツトイン
タフエース部（Ｉ／OPWR INF）８、本体電源
ユニツトインタフエース部（本体PWR INF）７
に送出するように動作する。
電源切断モードになつた場合は、クロツク切り替
え回路９は、先ずクロツクCP３，CP４を選択
し、クロツクCP３をシフトレジスタ（Ｉ／
OPWR SHIFT REG）４２に供給し、クロツク
CP４をシフトレジスタ（本体PWR SHIFT
REG）４１に供給しているので、シフトレジス
タ（Ｉ／OPWR SHIFT REG）４２は一定時間
Ｔ３でシフトしてされるシーケンス信号n′〜１′
を、そしてシフトレジスタ（Ｉ／OPWR
SHIFT REG）４２の動作終了後、その終了信
号がシフトレジスタ（Ｉ／OPWR SHIFT
REG）４２からシフトレジスタ（本体PWR
SHIFT REG）４１に送出されると、シフトレ
ジスタ（本体PWR SHIFT REG）４１が一定
時間Ｔ４でシフトして出力されるシーケンス信号
ｎ〜１を、それぞれ入出力装置電源ユニツトイン
タフエース部（Ｉ／OPWR INF）８、本体電源
ユニツトインタフエース部（本体PWR INF）７
に送出するように動作する。
以上の動作をタイムチヤートで示したものが第
４図であつて、本発明によれば、電源投入、切断
別に、更に制御される電源ユニツトの種別に対応
して、異なるシフト時間（Ｔ１〜Ｔ４）を有する
シーケンス信号によつて、それぞれの電源ユニツ
トを制御することができることが理解される。
４図であつて、本発明によれば、電源投入、切断
別に、更に制御される電源ユニツトの種別に対応
して、異なるシフト時間（Ｔ１〜Ｔ４）を有する
シーケンス信号によつて、それぞれの電源ユニツ
トを制御することができることが理解される。
従つて、Ｔ３＜Ｔ２、Ｔ４＜Ｔ１とすることに
より、電源投入時間は長くしても、切断時間を短
くすることができる他、Ｔ１〜Ｔ４の値を電源ユ
ニツトに合わせて選ぶことにより、電源ユニツト
別に最適な投入、切断シーケンスで制御すること
もできることが判る。
より、電源投入時間は長くしても、切断時間を短
くすることができる他、Ｔ１〜Ｔ４の値を電源ユ
ニツトに合わせて選ぶことにより、電源ユニツト
別に最適な投入、切断シーケンスで制御すること
もできることが判る。
(g) 発明の効果
以上、詳細に説明したように、本発明の電源制
御回路は、各電源ユニツトを制御するシーケンス
部を、本体電源ユニツトシーケンス部と、入出力
装置電源ユニツトシーケンス部とに分け、それぞ
れのシーケンス部に供給するクロツクを、複数の
一定時間間隔のクロツクの中から、電源投入時と
切断時とで、クロツク切り替え回路で切り替える
ことにより、電源ユニツト別に、且つ電源投入時
と切断時とのシーケンス時間が異なるように制御
されるので、切断時のシーケンス時間を短くでき
る他、本体装置に必要な複数の電源ユニツトに対
する投入、切断シーケンスと、複数の入出力装置
の各々の電源ユニツトに順次電源を投入、切断す
るシーケンスとを個別に設定して、それぞれの電
源ユニツトに最適な投入、切断シーケンスを与え
ることができる効果がある。
御回路は、各電源ユニツトを制御するシーケンス
部を、本体電源ユニツトシーケンス部と、入出力
装置電源ユニツトシーケンス部とに分け、それぞ
れのシーケンス部に供給するクロツクを、複数の
一定時間間隔のクロツクの中から、電源投入時と
切断時とで、クロツク切り替え回路で切り替える
ことにより、電源ユニツト別に、且つ電源投入時
と切断時とのシーケンス時間が異なるように制御
されるので、切断時のシーケンス時間を短くでき
る他、本体装置に必要な複数の電源ユニツトに対
する投入、切断シーケンスと、複数の入出力装置
の各々の電源ユニツトに順次電源を投入、切断す
るシーケンスとを個別に設定して、それぞれの電
源ユニツトに最適な投入、切断シーケンスを与え
ることができる効果がある。
第１図は従来方式の電源制御回路をブロツク図
で示した図、第２図は本発明の電源制御回路をブ
ロツク図で示した図、第３図は従来方式の電源投
入、切断シーケンスをタイムチヤートで示した
図、第４図は本発明を実施した場合の電源投入、
切断シーケンスをタイムチヤートで示した図であ
る。 図面において、１は電源オン／オフインタフエ
ース部（ON／OFF INF）、２は電源オン／オフ
受け付けゲート部（ON／OFF GATE）、３はモ
ードフリツプフロツプ（MODE FF）、４はシフ
トレジスタ（SHIFT REG）、４１は本体電源ユ
ニツトシフトレジスタ（本体RWR SHIFT
REG）、４２は入出力装置電源ユニツトシフトレ
ジスタ（Ｉ／OPWR SHIFT REG）、５は基本
クロツク発生部（CLK）、 ６はカウンタ
（COUNTER）、７は本体電源ユニツトインタフ
エース部（本体PWR INF）、８は入出力装置電
源ユニツトインタフエース部（Ｉ／OPWR
INF）、９はクロツク切り替え回路、１〜ｎ，
１′〜n′は投入、切断シーケンス、をそれぞれ示
す。
で示した図、第２図は本発明の電源制御回路をブ
ロツク図で示した図、第３図は従来方式の電源投
入、切断シーケンスをタイムチヤートで示した
図、第４図は本発明を実施した場合の電源投入、
切断シーケンスをタイムチヤートで示した図であ
る。 図面において、１は電源オン／オフインタフエ
ース部（ON／OFF INF）、２は電源オン／オフ
受け付けゲート部（ON／OFF GATE）、３はモ
ードフリツプフロツプ（MODE FF）、４はシフ
トレジスタ（SHIFT REG）、４１は本体電源ユ
ニツトシフトレジスタ（本体RWR SHIFT
REG）、４２は入出力装置電源ユニツトシフトレ
ジスタ（Ｉ／OPWR SHIFT REG）、５は基本
クロツク発生部（CLK）、 ６はカウンタ
（COUNTER）、７は本体電源ユニツトインタフ
エース部（本体PWR INF）、８は入出力装置電
源ユニツトインタフエース部（Ｉ／OPWR
INF）、９はクロツク切り替え回路、１〜ｎ，
１′〜n′は投入、切断シーケンス、をそれぞれ示
す。
Claims (1)
- １ 本体電源ユニツトに対し本体電源ユニツトシ
ーケンス部が、入出力装置電源ユニツトに対し入
出力装置電源ユニツトシーケンス部が設けられ、
間隔の異なる複数種類のクロツクを供給するカウ
ンタよりの出力はクロツク切り換え回路に与えら
れ、電源投入と切断モードに対応するモード信号
を発生するモードフリツプフロツプで制御されて
クロツク切り換え回路からは本体電源用と入出力
装置電源用及び投入と切断との夫々が区別されう
る異なる間隔のクロツクが対応する本体電源ユニ
ツトシーケンス部と入出力装置電源ユニツトシー
ケンス部に与えられ、夫々はモード信号で制御さ
れ所定の順序で本体電源ユニツト及び入出力装置
電源ユニツトに対し投入及び切断シーケンス信号
を与えることを特徴とする電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198642A JPS6091822A (ja) | 1983-10-24 | 1983-10-24 | 電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198642A JPS6091822A (ja) | 1983-10-24 | 1983-10-24 | 電源制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091822A JPS6091822A (ja) | 1985-05-23 |
| JPH0443290B2 true JPH0443290B2 (ja) | 1992-07-16 |
Family
ID=16394602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198642A Granted JPS6091822A (ja) | 1983-10-24 | 1983-10-24 | 電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091822A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580593B2 (en) * | 2001-03-14 | 2003-06-17 | Power Integrations, Inc. | Method and apparatus for fault condition protection of a switched mode power supply |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55122434A (en) * | 1979-03-15 | 1980-09-20 | Fujitsu Ltd | Power supply control system |
| JPS5731334A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Power source control system |
| JPS57132224A (en) * | 1981-02-10 | 1982-08-16 | Nec Corp | Power source controller |
| JPS585819A (ja) * | 1981-07-03 | 1983-01-13 | Nec Corp | 電源制御装置 |
-
1983
- 1983-10-24 JP JP58198642A patent/JPS6091822A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55122434A (en) * | 1979-03-15 | 1980-09-20 | Fujitsu Ltd | Power supply control system |
| JPS5731334A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Power source control system |
| JPS57132224A (en) * | 1981-02-10 | 1982-08-16 | Nec Corp | Power source controller |
| JPS585819A (ja) * | 1981-07-03 | 1983-01-13 | Nec Corp | 電源制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6091822A (ja) | 1985-05-23 |
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