JPH0442917Y2 - - Google Patents
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- JPH0442917Y2 JPH0442917Y2 JP1985014071U JP1407185U JPH0442917Y2 JP H0442917 Y2 JPH0442917 Y2 JP H0442917Y2 JP 1985014071 U JP1985014071 U JP 1985014071U JP 1407185 U JP1407185 U JP 1407185U JP H0442917 Y2 JPH0442917 Y2 JP H0442917Y2
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、設計の自由度の高い構造のマルチエ
ミツタトランジスタに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a multi-emitter transistor having a structure with a high degree of freedom in design.
従来のマルチエミツタトランジスタのベース及
びエミツタの配線構造は第９図に示す如くであ
る。この第９図において、１はトランジスタチツ
プ、２はエミツタ電極、３はベース電極、２ａは
エミツタ配線部分、２ｂはボンデイングバツド部
分、３ａはベース配線部分、３ｂはボンデイング
バツド部分である。なお、エミツタ配線部分２ａ
の下はエミツタ領域（図示せず）が島状に形成
れ、ここに絶縁層の開口を通して配線部分２ａが
接続されている。また、ベース配線部分３ａはエ
ミツタ領域に重ならないように延在し、絶縁層の
開口を通してベース領域（図示せず）に接続され
ている。
The base and emitter wiring structure of a conventional multi-emitter transistor is as shown in FIG. In FIG. 9, 1 is a transistor chip, 2 is an emitter electrode, 3 is a base electrode, 2a is an emitter wiring part, 2b is a bonding butt part, 3a is a base wiring part, and 3b is a bonding butt part. In addition, the emitter wiring part 2a
An emitter region (not shown) is formed in the form of an island below, and the wiring portion 2a is connected thereto through an opening in the insulating layer. Further, the base wiring portion 3a extends so as not to overlap the emitter region, and is connected to the base region (not shown) through an opening in the insulating layer.
［考案が解決しようとする問題点］
ところで、マルチエミツタトランジスタのベー
スリード及びエミツタリードを接続するための外
部の導体（例えばリードピン）との関係で半導体
チツプ上のベースリード接続導体層及びエミツタ
リード接続導体層を半導体チツプの四角形の主面
の対向する２つの角部に配置しなければならない
ことがある。この様にベース及びエミツタ接続導
体層を半導体チツプの角部に配置する場合であつ
ても、チツプ面積（半導体基板の主面）の有効利
用が望まれる。[Problems to be solved by the invention] By the way, the base lead connecting conductor layer and the emitter lead connecting conductor layer on the semiconductor chip are different from each other in relation to the external conductor (for example, a lead pin) for connecting the base lead and emitter lead of a multi-emitter transistor. It may be necessary to place layers at two opposite corners of a square major surface of a semiconductor chip. Even when the base and emitter connecting conductor layers are disposed at the corners of the semiconductor chip in this manner, it is desirable to effectively utilize the chip area (main surface of the semiconductor substrate).
そこで、本考案の目的は半導体基板の主面を有
効に利用することができるマルチエミツタトラン
ジスタを提供することにある。 Therefore, an object of the present invention is to provide a multi-emitter transistor that can effectively utilize the main surface of a semiconductor substrate.
［問題点を解決するための手段］
上記目的を達成するための本考案は、コレクタ
領域とベース領域と多数の島状エミツタ領域とを
有し、且つ少なくとも前記ベース領域と前記島状
エミツタ領域とが露出している正方形の主面を有
している半導体基板と、前記半導体基板の主面に
形成された絶縁膜と、前記正方形の主面の１つの
仮想対角線の一方及び他方の端の領域上に設けら
れたベースリード接続導体層及びエミツタリード
接続導体層と、前記絶縁膜に形成された開口を通
して前記ベース領域に接続され且つ前記ベースリ
ード接続導体層に接続されているベース接続導体
層と、前記絶縁膜に形成された開口を通して前記
島状エミツタ領域に接続され且つ前記エミツタリ
ード接続導体層に接続されているエミツタ接続導
体層とを備えており、前記仮想対角線を中心に前
記島状エミツタ領域、前記ベース領域、前記ベー
ス接続導体層及びエミツタ接続導体層が対称に配
置され、前記複数の島状エミツタ領域は前記仮想
対角線上に配置されたものと、前記仮想対角線か
ら離れた領域に配置されたものとから成り、前記
ベース接続導体層は前記仮想対角線を通り且つ前
記仮想対角線上に配置された前記島状エミツタ領
域を平面的に見て横切るように配置された対角線
部分と、この対角線部分から枝状に分岐した複数
の枝状分岐部分とを有しており、前記エミツタ接
続導体層は前記ベース接続導体層の枝状分岐部分
の相互間に入り込むように配置されており、前記
仮想対角線上に配置された前記島状エミツタ領域
に対して前記エミツタ接続導体層が前記ベース接
続導体層の前記対角線部分の両側に位置するよう
に前記絶縁膜に形成された対の開口を通して接続
されていることを特徴とするマルチエミツタトラ
ンジスタに係わるものである。[Means for Solving the Problems] The present invention for achieving the above object has a collector region, a base region, and a large number of island-like emitter regions, and at least the base region and the island-like emitter regions. a semiconductor substrate having a square main surface where is exposed; an insulating film formed on the main surface of the semiconductor substrate; and regions at one and the other end of one virtual diagonal of the square main surface. a base lead connecting conductor layer and an emitter lead connecting conductor layer provided above; a base connecting conductor layer connected to the base region through an opening formed in the insulating film and connected to the base lead connecting conductor layer; an emitter connection conductor layer connected to the island-shaped emitter region through an opening formed in the insulating film and connected to the emitter lead connection conductor layer, the island-shaped emitter region centered on the virtual diagonal line; The base region, the base connection conductor layer, and the emitter connection conductor layer are arranged symmetrically, and the plurality of island-shaped emitter regions are arranged on the virtual diagonal line and in a region away from the virtual diagonal line. The base connection conductor layer includes a diagonal line portion passing through the virtual diagonal line and extending across the island-shaped emitter region disposed on the virtual diagonal line when viewed in plan, and a diagonal line portion extending from the diagonal line portion. The emitter connection conductor layer has a plurality of branch-like branch parts branched into branch-like shapes, and the emitter connection conductor layer is arranged so as to be inserted between the branch-like branch parts of the base connection conductor layer, and the emitter connection conductor layer is arranged so as to be inserted between the branch-like branch parts of the base connection conductor layer. The emitter connection conductor layer is connected to the island-shaped emitter region arranged in the base connection conductor layer through a pair of openings formed in the insulating film so as to be located on both sides of the diagonal line portion of the base connection conductor layer. The present invention relates to a multi-emitter transistor characterized by:
［作用］
上記考案においては、ベース接続導体層を対角
線上にも配置するので、対角線を中心にしたベー
ス接続導体層の対称性を容易に得ることができ
る。また島状エミツタ領域は対角線上にも配置さ
れているので、半導体基板の主面が有効に利用さ
れている。ベース接続導体層は島状エミツタ領域
の全部を覆うようには配置されずに、横切るよう
に配置されている。従つて、平面的に見てベース
接続導体層の対角線部分の両側に島状エミツタ領
域の一部が存在する。対角線上の島状エミツタ領
域に対するエミツア接続導体の接続は、ベース接
続導体層の対角線部分の両側に形成された絶縁膜
の開口を通して達成されている。従つて、エミツ
タ接続導体層の対角線を中心にした対称性も得る
ことができる。ベース領域、エミツタ領域、ベー
ス接続導体層、及びエミツタ接続導体層を対角線
を中心に対称に配置すれば、対角線の一方の側と
他方の側の熱バランスが良くなり、熱の集中に起
因するトランジスタの破壊を抑制することが可能
になる。[Function] In the above invention, since the base connection conductor layer is also arranged on the diagonal line, symmetry of the base connection conductor layer around the diagonal line can be easily obtained. Furthermore, since the island-shaped emitter regions are also arranged diagonally, the main surface of the semiconductor substrate is effectively utilized. The base connection conductor layer is not disposed so as to cover the entire island-shaped emitter region, but is disposed across it. Therefore, when viewed in plan, part of the island-like emitter region exists on both sides of the diagonal line portion of the base connection conductor layer. Connection of the emitter connection conductor to the diagonal island-shaped emitter regions is achieved through openings in the insulating film formed on both sides of the diagonal portion of the base connection conductor layer. Therefore, symmetry about the diagonal of the emitter connection conductor layer can also be obtained. If the base region, emitter region, base connection conductor layer, and emitter connection conductor layer are arranged symmetrically about the diagonal line, the heat balance between one side of the diagonal line and the other side will be improved, and the transistor It becomes possible to suppress the destruction of
次に、第１図〜第８図に基づいて本発明の実施
例に係わるマルチエミツタ型シリコンパワートラ
ンジスタを説明する。
Next, a multi-emitter type silicon power transistor according to an embodiment of the present invention will be explained based on FIGS. 1 to 8.
半導体基体１１の上から絶縁層、導体層等を取
り除いて、基体１１の表面を示す第１図、及び完
成したトランジスタの断面を示す第４図及び第５
図から明らかな如く、高抵抗のＮ型コレクタ領域
１２が設けられ、この中にＰ型ベース領域１３が
硼素拡散によつて形成され、更にベース領域１３
の中に多数のN+型エミツタ領域１４が燐拡散に
よつて島状に形成されている。多数のエミツタ領
域１４は、平面形状四角形の同じ大きさを有して
基盤状に規則正しく配置されている。 FIG. 1 shows the surface of the substrate 11 after removing the insulating layer, conductor layer, etc. from the top of the semiconductor substrate 11, and FIGS. 4 and 5 show the cross section of the completed transistor.
As is clear from the figure, a high-resistance N-type collector region 12 is provided, a P-type base region 13 is formed in this by boron diffusion, and furthermore, a P-type base region 13 is formed by boron diffusion.
A large number of N + type emitter regions 14 are formed in the shape of islands by phosphorus diffusion. A large number of emitter regions 14 have a rectangular planar shape, the same size, and are regularly arranged in a base shape.
１５はエミツタリード線のボンデイングバツド
部分を形成するためのＰ型領域、１６は領域１５
とベース領域１３を連結する幅狭の（小断面積
の）Ｐ型領域であり、いずれもベース拡散と同時
に硼素拡散によつて形成されている。領域１５と
ベース領域１３は、領域１６で連結されている部
分以外の所においてはコレクタ高抵抗領域１２に
よつて絶縁分離されることになるため、幅狭であ
ることによつて抵抗領域として作用する領域１６
によつて抵抗接続されることになる。なお、領域
１６は、完成後のトランジスタのエミツタ・ベー
ス間にバイアス抵抗あるいは安定化抵抗として作
用する。領域１３ａは、ベースリード線のための
ボンデイングバツドが形成される部分である。第
１図から明らかな如く、エミツタリードのボンデ
イングのためのＰ型領域１５とベースリードのボ
ンデイングのための領域１３ａとは基体１１の平
面四角形の表面の対角線上の角に設けられてい
る。従つて、第１図におけるパターンは領域１
５，１３ａを結ぶ対角線を中心に対称である。 15 is a P-type region for forming a bonding butt portion of the emitter lead wire; 16 is a region 15;
This is a narrow (small cross-sectional area) P-type region connecting the base region 13 and the base region 13, both of which are formed by boron diffusion at the same time as the base diffusion. Since the region 15 and the base region 13 are insulated and separated by the collector high resistance region 12 except where they are connected by the region 16, the region 15 and the base region 13 act as a resistance region due to their narrow width. area 16
This will result in a resistive connection. Note that the region 16 acts as a bias resistor or stabilizing resistor between the emitter and base of the completed transistor. Region 13a is where a bonding pad for the base lead wire is formed. As is clear from FIG. 1, the P-type region 15 for bonding the emitter lead and the region 13a for bonding the base lead are provided at the diagonal corners of the square surface of the base 11. Therefore, the pattern in FIG.
It is symmetrical about the diagonal line connecting 5 and 13a.
配線導体及びリード線を取り除いて絶縁層１７
の表面を示す第２図、及び完成したトランジスタ
の断面を示す第４図及び第５図から明らかな如
く、各エミツタ領域１４を露出させるための開口
２０が各エミツタ領域１４毎に設けられている。
但し、基体１１の角１１ａと１１ｂとを結ぶ対角
線上に位置するエミツタ領域１４ａにおいては、
対角線を中心に対称に２つの開口２０ａ，２０ｂ
が設けられている。また、ベース領域１３を露出
させるために、各エミツタ領域１４の角の近傍に
開口２０が設けられている。１９はベースリード
のボンデイングのための領域１３ａを露出させる
ための開口、２１はエミツタリードのボンデイン
グのための領域１５を露出させるための開口であ
る。なお、各開口１８，１９，２０，２１は、角
１１ａ，１１ｂを結ぶ対角線を中心に対称に配置
されている。シリコン基体１１上に形成された絶
縁層１７は、シリコン領域側をSiO2膜とする
SiO2膜（シリコン酸化膜）−Si3N4膜（シリコン
窒化膜）とから成る。SiO2膜は熱酸化膜で、厚
さ約0.7μmである。Si3N4膜はCVD法により付着
形成したもので、厚さ0.1μm弱である。 The wiring conductor and lead wire are removed and the insulating layer 17 is removed.
As is clear from FIG. 2, which shows the surface of the transistor, and FIGS. 4 and 5, which show the cross section of the completed transistor, an opening 20 for exposing each emitter region 14 is provided for each emitter region 14. .
However, in the emitter region 14a located on the diagonal line connecting the corners 11a and 11b of the base body 11,
Two openings 20a, 20b symmetrically about a diagonal line
is provided. Additionally, openings 20 are provided near the corners of each emitter region 14 to expose the base region 13. 19 is an opening for exposing the region 13a for base lead bonding, and 21 is an opening for exposing the region 15 for emitter lead bonding. Note that the openings 18, 19, 20, and 21 are arranged symmetrically about a diagonal line connecting the corners 11a and 11b. The insulating layer 17 formed on the silicon substrate 11 has a SiO 2 film on the silicon region side.
Consists of SiO 2 film (silicon oxide film) and Si 3 N 4 film (silicon nitride film). The SiO 2 film is a thermal oxide film with a thickness of approximately 0.7 μm. The Si 3 N 4 film was deposited using the CVD method and has a thickness of just under 0.1 μm.
リード線を取り除いてチツプ表面を示す第３図
及び完成した素子の断面を示す第４図、第５図、
第７図及び第８図から明らかな如く、ベース電極
として働くベース接続導体層２２と、エミツタ電
極として働くエミツタ接続導体層２３とが設けら
れている。ベース接続導体層２２は、第２図に示
す開口１８を通してベース領域１３にオーミツク
接触する部分２２ａと、領域１３ａにオーミツク
接触するボンデイングバツド部分２２ｂと、部分
２２ａ，２２ｂを相互に接続するために絶縁層１
７の上に設けられた配線部分２２ｃとから成る。
エミツタ接続導体層２３は、第２図の開口２０を
通してエミツタ領域１４にオーミツク接触する部
分２３ａと、領域１５にオーミツク接触する部分
２３ｂと、これ等の相互間を接続するために絶縁
層１７の上に設けられた配線部分２３ｃとから成
る。ベース接続導体層２２は、角１１ａ，１１ｂ
を結ぶ対角線上を延びる部分即ちエミツタ領域１
４ａを２分するように延びる中央部分とここから
枝状に延びる部分とを有し、対角線を中心に対称
に配置され、対角線上を延びる部分は第２図に示
す分割された対のエミツタ露出用開口２０ａ，２
０ｂの間に配置されている。エミツタ接続導体層
２３は、ベース接続導体層２２の間に入り込むよ
うに配置されている。これ等の導体層２２，２３
はクロス配線されていないので、対角線上のエミ
ツタ領域を露出させるための対の開口２０ａ，２
０ｂは別の方向から延びてきた導体層２３によつ
て覆われている。上述のベース及びエミツタ接続
導体層２２，２３は、シリコン領域側をAlとす
るAl−Zn−Niの三層構造とされている。Al層
は、厚さ約5μmでチツプ上の全面に真空蒸着後に
フオトエツチングによつて図のようなパターンに
形成され、Zn層は約0.05〜0.1μmと極く薄いもの
で、置換メツキ（メツキ溶液にAlが溶解し、そ
のときの反応で生じた電子をメツキ溶液中のZn
イオンがもらつて金属ZnとしてAl上に析出する
方法）によつてAl上に形成され、Ni層は酸性カ
ニゼン法として公知の無電解メツキ法によりZn
上に形成されている。なお、Ni層形成後に、200
℃程度の熱処理が行われている。この三層構造の
導体層２２，２３は、配線抵抗を小さくできると
いうAl電極の利点と半田付け可能というNi電極
の長所を合わせ持つものである。Zn層はAl層と
Ni層の良好な接着のために介在させている。 FIG. 3 shows the chip surface with the lead wires removed, and FIGS. 4 and 5 show cross sections of the completed device.
As is clear from FIGS. 7 and 8, a base connection conductor layer 22 serving as a base electrode and an emitter connection conductor layer 23 serving as an emitter electrode are provided. The base connection conductor layer 22 has a portion 22a in ohmic contact with the base region 13 through the opening 18 shown in FIG. Insulating layer 1
7 and a wiring portion 22c provided on top of the wiring section 7.
The emitter connection conductor layer 23 has a portion 23a in ohmic contact with the emitter region 14 through the opening 20 in FIG. It consists of a wiring portion 23c provided in. The base connection conductor layer 22 has corners 11a and 11b.
The part extending on the diagonal line that connects the emitter region 1
It has a central part that extends to bisect 4a and parts that extend branch-like from there, and are arranged symmetrically around a diagonal line, and the parts that extend on the diagonal line are exposed as divided pairs of emitters as shown in Fig. 2. openings 20a, 2
0b. The emitter connection conductor layer 23 is arranged to fit between the base connection conductor layers 22. These conductor layers 22, 23
Since the wires are not cross-wired, a pair of openings 20a and 2 are provided to expose the diagonal emitter regions.
0b is covered by a conductor layer 23 extending from another direction. The base and emitter connection conductor layers 22 and 23 described above have a three-layer structure of Al-Zn-Ni with Al on the silicon region side. The Al layer has a thickness of approximately 5 μm and is formed in the pattern shown in the figure by photoetching after vacuum deposition on the entire surface of the chip. When Al is dissolved in the solution, the electrons generated by the reaction are transferred to Zn in the plating solution.
The Ni layer is formed on Al by an electroless plating method known as the acidic Kanigen method.
formed on top. In addition, after forming the Ni layer, 200
Heat treatment is performed at temperatures around ℃. The three-layer conductor layers 22 and 23 have both the advantage of Al electrodes in that wiring resistance can be reduced and the advantage of Ni electrodes in that they can be soldered. Zn layer and Al layer
It is interposed for good adhesion of the Ni layer.
第３図の−線に相当する部分に対応する完
成後のトランジスタの断面を示す第４図から明ら
かな如く、Ｐ型領域１５上のボンデイングバツド
部分２３ｂにAg製のエミツタリード線２６がPb
−Sn−Ag系の半田２８によつて接合されてい
る。また、第３図の−線に対応する完成後の
トランジスタの断面を示す第５図から明らかな如
く、領域１３ａ上のボンデイングバツド部分２２
ｂにはAg製のベースリード製２７がPb−Sn−
Ag系の半田２８で接合されている。なお、低抵
抗のコレクタ領域２４の下面にはAl−Zn−Niか
ら成る三層構造のコレクタ電極２５が設けられて
いる。 As is clear from FIG. 4, which shows the cross section of the completed transistor corresponding to the portion corresponding to the - line in FIG.
- They are joined by Sn--Ag solder 28. Furthermore, as is clear from FIG. 5, which shows the cross section of the completed transistor corresponding to the - line in FIG.
In b, Ag base lead 27 is Pb-Sn-
They are joined using Ag-based solder 28. Note that a collector electrode 25 having a three-layer structure made of Al--Zn--Ni is provided on the lower surface of the low-resistance collector region 24.
第４図及び第５図に示す完成したトランジスタ
チツプのエミツタリード線２６の引張り試験を行
つたところ、第９図の従来構造であればシリコン
の層割れが１％程度の確率で発生していたもの
を、シリコンの層割れを皆無とすることができ
た。即ち、開口２１を0.7mm角、リード線２６の
直径を0.25mmとしたとき、適切な電極形成条件お
よび半田付け条件を選択したことと相まつて、直
径0.25mmのAg製リード線２６の抗張力である1.0
〜1.5Kg以下においてはシリコンの層割れ、電極
間剥れ、及び半田割れ等は起こらず、全数リード
線２６切れとなつた。一方、ベースリード線２７
に関しても、エミツタリード線２６と同じ接続構
造としているので、同じく良好な接続強度を得る
ことができた。 When we conducted a tensile test on the emitter lead wire 26 of the completed transistor chip shown in Figures 4 and 5, we found that with the conventional structure shown in Figure 9, cracks in the silicon layer would occur with a probability of approximately 1%. We were able to eliminate any cracking in the silicon layer. That is, when the opening 21 is 0.7 mm square and the diameter of the lead wire 26 is 0.25 mm, the tensile strength of the Ag lead wire 26 with a diameter of 0.25 mm can be increased by selecting appropriate electrode formation conditions and soldering conditions. Aru 1.0
At ~1.5 kg or less, no silicon layer cracking, electrode peeling, solder cracking, etc. occurred, and all 26 lead wires were broken. On the other hand, the base lead wire 27
Also, since the connection structure was the same as that of the emitter lead wire 26, similarly good connection strength could be obtained.
第６図は完成したトランジスタの等価回路であ
る。この回路の抵抗Ｒは、第１図に示すベース領
域１３とＰ型領域１５との間に形成された幅狭の
Ｐ型領域１６によつて得られる。ダイオードＤ
は、Ｐ型領域１５をＮ型コレクタ領域１２に設け
ることによつて生じるものであり、トランジスタ
Ｑに逆並列に接続されている。このダイオードＤ
はトランジスタＱの保護のために接続するものと
同一であるので、トランジスタ動作には影響しな
い。 FIG. 6 shows the equivalent circuit of the completed transistor. The resistance R of this circuit is obtained by the narrow P-type region 16 formed between the base region 13 and the P-type region 15 shown in FIG. Diode D
is caused by providing the P type region 15 in the N type collector region 12, and is connected to the transistor Q in antiparallel. This diode D
is the same as that connected to protect transistor Q, so it does not affect the transistor operation.
［考案の効果］
上述から明らかなように本考案によれば、半導
体基板の正方形の主面の１つの対角線を中心にし
て対称にベース接続導体層を配置する構造である
にも拘らず、対角線上にも島状エミツタ領域を配
置するので、主面の有効利用が可能になり、半導
体基板の小型化が可能になる。また、対角線上の
島状エミツタ領域は対角線のベース接続導体層の
両側に設けた開口によつてエミツタ接続導体層に
接続されるので、対称性を保つことができる。対
角線の両側が対称であれば、半導体基板の温度分
布も対称になり、熱のアンバランスに基づいて電
流が集中することによるトランジスタの破壊を抑
制することができる。[Effects of the invention] As is clear from the above, according to the invention, although the base connection conductor layer is arranged symmetrically with respect to one diagonal of the square principal surface of the semiconductor substrate, the diagonal line Since the island-shaped emitter region is also arranged on the top, it becomes possible to effectively utilize the main surface, and it becomes possible to miniaturize the semiconductor substrate. Furthermore, since the diagonal island-shaped emitter regions are connected to the emitter connection conductor layer through openings provided on both sides of the diagonal base connection conductor layer, symmetry can be maintained. If both sides of the diagonal are symmetrical, the temperature distribution of the semiconductor substrate will also be symmetrical, and destruction of the transistor due to current concentration due to thermal imbalance can be suppressed.
第１図は本考案の実施例に係わるマルチエミツ
タトランジスタの半導体基体表面を示す平面図、
第２図はリード線及び配線導体を除いてトランジ
スタチツプの表面を示す平面図、第３図はリード
線を除いてトランジスタチツプの表面を示す平面
図、第４図は完成したトランジスタの第３図の
−線に相当する部分を示す断面図、第５図は完
成したトランジスタの第３図の−線に相当す
る部分を示す断面図、第６図は完成したトランジ
スタの等価回路図、第７図は第３図の−線の
一部を示す断面図、第８図は第３図の−線の
一部を示す断面図、第９図は従来のマルチエミツ
タトランジスタを示す平面図である。
１１……シリコン基体、１２……コレクタ領
域、１３……ベース領域、１３ａ……ベースリー
ド接続領域、１４ａ……エミツタ領域、１５……
Ｐ型領域、１６……抵抗用Ｐ型領域、１７……接
続層、１８，１９，２０，２０ａ，２０ｂ，２１
……開口、２２……ベース接続導体層、２３……
エミツタ接続導体層、２６……エミツタリード
線、２７……ベースリード線。
FIG. 1 is a plan view showing the surface of a semiconductor substrate of a multi-emitter transistor according to an embodiment of the present invention;
Figure 2 is a plan view showing the surface of the transistor chip excluding lead wires and wiring conductors, Figure 3 is a plan view showing the surface of the transistor chip excluding lead wires, and Figure 4 is a third view of the completed transistor. 5 is a sectional view showing a portion corresponding to the - line in FIG. 3 of the completed transistor, FIG. 6 is an equivalent circuit diagram of the completed transistor, and FIG. 8 is a cross-sectional view taken along the line - in FIG. 3, FIG. 8 is a cross-sectional view taken along the line - in FIG. 3, and FIG. 9 is a plan view showing a conventional multi-emitter transistor. DESCRIPTION OF SYMBOLS 11...Silicon base, 12...Collector region, 13...Base region, 13a...Base lead connection region, 14a...Emitter region, 15...
P-type region, 16... P-type region for resistance, 17... Connection layer, 18, 19, 20, 20a, 20b, 21
...Opening, 22...Base connection conductor layer, 23...
Emitter connection conductor layer, 26... emitter lead wire, 27... base lead wire.
Claims (1)
タ領域とを有し、且つ少なくとも前記ベース領域
と前記島状エミツタ領域とが露出している正方形
の主面を有している半導体基板と、 前記半導体基板の主面に形成された絶縁膜と、 前記正方形の主面の１つの仮想対角線の一方及
び他方の端の領域上に設けられたベースリード接
続導体層及びエミツタリード接続導体層と、 前記絶縁膜に形成された開口を通して前記ベー
ス領域に接続され且つ前記ベースリード接続導体
層に接続されているベース接続導体層と、 前記絶縁膜に形成された開口を通して前記島状
エミツタ領域に接続され且つ前記エミツタリード
接続導体層に接続されているエミツタ接続導体層
と、 を備えており、 前記仮想対角線を中心に前記島状エミツタ領
域、前記ベース領域、前記ベース接続導体層及び
エミツタ接続導体層が対称に配置され、 前記複数の島状エミツタ領域は前記仮想対角線
上に配置されたものと、前記仮想対角線から離れ
た領域に配置されたものとから成り、 前記ベース接続導体層は前記仮想対角線を通り
且つ前記仮想対角線上に配置された前記島状エミ
ツタ領域を平面的に見て横切るように配置された
対角線部分と、この対角線部分から枝状に分岐し
た複数の枝状分岐部分とを有しており、 前記エミツタ接続導体層は前記ベース接続導体
層の枝状分岐部分の相互間に入り込むように配置
されており、 前記仮想対角線上に配置された前記島状エミツ
タ領域に対して前記エミツタ接続導体層が前記ベ
ース接続導体層の前記対角線部分の両側に位置す
るように前記絶縁膜に形成された対の開口を通し
て接続されていることを特徴とするマルチエミツ
タトランジスタ。[Claims for Utility Model Registration] It has a collector region, a base region, and a large number of island-like emitter regions, and has a square main surface in which at least the base region and the island-like emitter regions are exposed. an insulating film formed on a main surface of the semiconductor substrate; a base lead connection conductor layer and an emitter lead connection provided on one and the other end regions of one virtual diagonal of the square main surface; a conductive layer; a base connecting conductor layer connected to the base region through an opening formed in the insulating film and connected to the base lead connecting conductor layer; and a base connecting conductor layer connected to the base lead connecting conductor layer through an opening formed in the insulating film; an emitter connection conductor layer connected to the emitter lead connection conductor layer and connected to the emitter lead connection conductor layer; The conductor layers are arranged symmetrically, the plurality of island-shaped emitter regions are arranged on the virtual diagonal line, and the plurality of island-shaped emitter regions are arranged in a region away from the virtual diagonal line, and the base connecting conductor layer is arranged on the virtual diagonal line. a diagonal line portion passing through a virtual diagonal line and arranged to cross the island-like emitter region disposed on the virtual diagonal line when viewed in plan; and a plurality of branch-like branching portions branching from this diagonal line portion. The emitter-connecting conductor layer is arranged so as to be inserted between the branch-like branch portions of the base-connecting conductor layer, and the emitter-connecting conductor layer is arranged to fit between the branch-like branch portions of the base-connecting conductor layer, with respect to the island-shaped emitter region arranged on the virtual diagonal line. A multi-emitter transistor characterized in that the emitter-connecting conductor layer is connected through a pair of openings formed in the insulating film so as to be located on both sides of the diagonal line portion of the base-connecting conductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985014071U JPH0442917Y2 (en) | 1985-02-01 | 1985-02-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985014071U JPH0442917Y2 (en) | 1985-02-01 | 1985-02-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61129355U JPS61129355U (en) | 1986-08-13 |
| JPH0442917Y2 true JPH0442917Y2 (en) | 1992-10-12 |
Family
ID=30498658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985014071U Expired JPH0442917Y2 (en) | 1985-02-01 | 1985-02-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442917Y2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115857A (en) * | 1981-12-28 | 1983-07-09 | Mitsubishi Electric Corp | Semiconductor device |
-
1985
- 1985-02-01 JP JP1985014071U patent/JPH0442917Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115857A (en) * | 1981-12-28 | 1983-07-09 | Mitsubishi Electric Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61129355U (en) | 1986-08-13 |
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