JPH0441623Y2 - - Google Patents
Info
- Publication number
- JPH0441623Y2 JPH0441623Y2 JP1985143700U JP14370085U JPH0441623Y2 JP H0441623 Y2 JPH0441623 Y2 JP H0441623Y2 JP 1985143700 U JP1985143700 U JP 1985143700U JP 14370085 U JP14370085 U JP 14370085U JP H0441623 Y2 JPH0441623 Y2 JP H0441623Y2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- output
- phase delay
- circuit
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 description 17
- 230000010355 oscillation Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、信号の位相を遅延する位相遅延回
路に係り、特に、高域での周波数帯域において、
一定レベルの位相遅延出力を取り出すようにした
ものに関する。
路に係り、特に、高域での周波数帯域において、
一定レベルの位相遅延出力を取り出すようにした
ものに関する。
位相同期ループ（PLL）は、第４図に示すよ
うに、入力端子２に加えられる入力信号Viと電圧
制御発振器４が発生した発振出力Vpとを位相比
較器６に加えて両者の位相を比較し、位相比較器
６かその位相差に応じた出力を低域フイルタ８に
加える。そして、低域フイルタ８で平滑されて得
られた直流電圧は、電圧制御発振器４に制御入力
として加えられ、電圧制御発振器４によつてその
直流電圧に応じた周波数の発振出力Vpを得る。
したがつて、PLLは、このようなループ動作を
経て自動周波数制御を実現し、出力端子１０から
入力信号Viによつて定まる周波数にロツクした発
振出力Vpを取り出すことができる。
うに、入力端子２に加えられる入力信号Viと電圧
制御発振器４が発生した発振出力Vpとを位相比
較器６に加えて両者の位相を比較し、位相比較器
６かその位相差に応じた出力を低域フイルタ８に
加える。そして、低域フイルタ８で平滑されて得
られた直流電圧は、電圧制御発振器４に制御入力
として加えられ、電圧制御発振器４によつてその
直流電圧に応じた周波数の発振出力Vpを得る。
したがつて、PLLは、このようなループ動作を
経て自動周波数制御を実現し、出力端子１０から
入力信号Viによつて定まる周波数にロツクした発
振出力Vpを取り出すことができる。
ところで、この位相比較器６には、第５図に示
すように、マルチプライヤによるIC化に適した
位相比較器が用いられる。（東京電機大出版局発
行「PLLの基本と応用」角田秀夫著のP.85以下に
記載） この位相比較回路６において、入力端子１２
ａ，１２ｂに入力信号Vi、入力端子１４ａ，１４
ｂに電圧制御発振器４の発振出力Vpが加えられ、
入力信号Viと発振出力Vpとの位相比較結果であ
る両入力信号間の誤差電圧が出力電圧１６から取
り出される。
すように、マルチプライヤによるIC化に適した
位相比較器が用いられる。（東京電機大出版局発
行「PLLの基本と応用」角田秀夫著のP.85以下に
記載） この位相比較回路６において、入力端子１２
ａ，１２ｂに入力信号Vi、入力端子１４ａ，１４
ｂに電圧制御発振器４の発振出力Vpが加えられ、
入力信号Viと発振出力Vpとの位相比較結果であ
る両入力信号間の誤差電圧が出力電圧１６から取
り出される。
このような位相比較器６では、入力信号間の位
相差が90°のときを基準にして、位相が進みまた
遅れに応じて正負の誤差電圧が出力端子１６に生
じ、完全にロツクした場合には、入力信号間の位
相差は90°となり、この場合の誤差電圧は０とな
る。そして、平均誤差電圧Vdと入力信号電圧Vi
および位相角φとの間には、次の関係がある。
相差が90°のときを基準にして、位相が進みまた
遅れに応じて正負の誤差電圧が出力端子１６に生
じ、完全にロツクした場合には、入力信号間の位
相差は90°となり、この場合の誤差電圧は０とな
る。そして、平均誤差電圧Vdと入力信号電圧Vi
および位相角φとの間には、次の関係がある。
Vd＝Kd・Vicosφ
ただし、Kdは位相比較器の変換定数〔Ｖ／
rad〕である。
rad〕である。
このような位相比較器の前記式中の位相角φで
表される入力位相差を位相遅延回路を用いて検出
する場合、前記関係式から明らかなように、入力
端子１２ａ，１２ｂと入力端子１４ａ，１２ｂと
の各入力レベルによつて誤差電圧が変化するた
め、周波数帯域に関係なく各入力信号レベルを揃
えなければ、入力位相差の正確な掲出およびその
評価をすることができない。
表される入力位相差を位相遅延回路を用いて検出
する場合、前記関係式から明らかなように、入力
端子１２ａ，１２ｂと入力端子１４ａ，１２ｂと
の各入力レベルによつて誤差電圧が変化するた
め、周波数帯域に関係なく各入力信号レベルを揃
えなければ、入力位相差の正確な掲出およびその
評価をすることができない。
このような位相比較器の誤差電圧を電磁遅延線
を用いて検出し、あるいは評価を行う場合、電磁
遅延線の遅延出力の減衰両を遅延周波数によつて
異なるため、高周波信号における位相比較におい
て、その誤差電圧を正確に検出し、評価すること
ができない。
を用いて検出し、あるいは評価を行う場合、電磁
遅延線の遅延出力の減衰両を遅延周波数によつて
異なるため、高周波信号における位相比較におい
て、その誤差電圧を正確に検出し、評価すること
ができない。
そこで、この考案は、位相比較器の高周波領域
での誤差電圧の検出を正確に行うことにより、位
相比較器の適正な評価ができる位相遅延回路を提
供することを目的とする。
での誤差電圧の検出を正確に行うことにより、位
相比較器の適正な評価ができる位相遅延回路を提
供することを目的とする。
この考案の位相遅延回路は、位相同期ループに
電圧制御発振器４とともに設置されて入力信号と
前記電圧制御発振器の出力信号とを受けて両者の
位相比較を行い、前記電圧制御発振器に加えるべ
き制御電圧として位相比較出力を発生する位相比
較器６の前段側に設置される位相遅延回路であつ
て、予め設定した異なる周波数帯域毎に分割した
前記入力信号を受け、この位相を遅延させる複数
の位相遅延手段（電磁遅延線２４Ａ，２４Ｂ，２
４Ｃ）と、これらの位相遅延手段で得られる位相
遅延出力中の高周波域側の位相遅延出力レベルを
基準にしてそのレベルに他の前記位相遅延出力の
レベルを揃えるレベル調整手段（出力回路３４
Ａ，３４Ｂ，３４Ｃ、可変抵抗５０Ａ，５０Ｂ）
と、このレベル調整手段から得られた前記周波数
帯域毎の前記位相遅延出力を個別に選択して取り
出して前記位相比較器に入力する信号選択手段
（スイツチ回路３６）とを備えたことを特徴とす
る。
電圧制御発振器４とともに設置されて入力信号と
前記電圧制御発振器の出力信号とを受けて両者の
位相比較を行い、前記電圧制御発振器に加えるべ
き制御電圧として位相比較出力を発生する位相比
較器６の前段側に設置される位相遅延回路であつ
て、予め設定した異なる周波数帯域毎に分割した
前記入力信号を受け、この位相を遅延させる複数
の位相遅延手段（電磁遅延線２４Ａ，２４Ｂ，２
４Ｃ）と、これらの位相遅延手段で得られる位相
遅延出力中の高周波域側の位相遅延出力レベルを
基準にしてそのレベルに他の前記位相遅延出力の
レベルを揃えるレベル調整手段（出力回路３４
Ａ，３４Ｂ，３４Ｃ、可変抵抗５０Ａ，５０Ｂ）
と、このレベル調整手段から得られた前記周波数
帯域毎の前記位相遅延出力を個別に選択して取り
出して前記位相比較器に入力する信号選択手段
（スイツチ回路３６）とを備えたことを特徴とす
る。
したがつて、この考案の位相遅延回路によれ
ば、位相同期ループにおいて、予め設定された異
なる周波数帯域毎に入力信号の位相を位相遅延手
段によつて遅延させることにより、周波数帯域毎
に入力信号の位相遅延出力を取り出すとともに、
各レベルをレベル調整手段によつて調整して揃え
た後、選択手段によつて周波数帯域毎に取り出す
ことができる。
ば、位相同期ループにおいて、予め設定された異
なる周波数帯域毎に入力信号の位相を位相遅延手
段によつて遅延させることにより、周波数帯域毎
に入力信号の位相遅延出力を取り出すとともに、
各レベルをレベル調整手段によつて調整して揃え
た後、選択手段によつて周波数帯域毎に取り出す
ことができる。
以下、この考案の実施例を図面を参照して説明
する。
する。
第１図はこの考案の位相遅延回路の実施例を示
す。
す。
第１図において、入力端子２０には遅延すべき
基準入力としての入力信号Vfioが加えられ、この
入力信号Vfioは、バツフア回路２２を介して入力
信号Vfioに対する出力信号の周波数帯域ごとに位
相遅延手段として設置された電磁遅延線（DLY）
２４Ａ，２４Ｂ，２４Ｃに加えられる。この実施
例の場合、入力信号Vfioに対する出力信号の周波
数帯域を３分割し、その分割された周波数帯域の
遅延を担当するDLY２４Ａ，２４Ｂ，２４Ｃが
設置されており、バツフア回路２２からの入力信
号Vfioは、それぞれキヤパシタ２６および抵抗２
８を介してDLY２４Ａ，２４Ｂ，２４Ｃに加え
られている。
基準入力としての入力信号Vfioが加えられ、この
入力信号Vfioは、バツフア回路２２を介して入力
信号Vfioに対する出力信号の周波数帯域ごとに位
相遅延手段として設置された電磁遅延線（DLY）
２４Ａ，２４Ｂ，２４Ｃに加えられる。この実施
例の場合、入力信号Vfioに対する出力信号の周波
数帯域を３分割し、その分割された周波数帯域の
遅延を担当するDLY２４Ａ，２４Ｂ，２４Ｃが
設置されており、バツフア回路２２からの入力信
号Vfioは、それぞれキヤパシタ２６および抵抗２
８を介してDLY２４Ａ，２４Ｂ，２４Ｃに加え
られている。
各DLY２４Ａ，２４Ｂ，２４Ｃから取り出さ
れた入力信号Vfioの遅延信号は、抵抗３０および
キヤパシタ３２を経て各DLY２４Ａ，２４Ｂ，
２４Ｃごとに設置された出力回路３４Ａ，３４
Ｂ，３４Ｃに加えられる。各出力回路３４Ａ，３
４Ｂ，３４Ｃは、各DLY２４Ａ，２４Ｂ，２４
Ｃの出力レベルが入力信号Vfioに対する出力信号
の周波数によつて異なるため、そのレベルを減衰
量に応じて補正することにより出力レベルを揃え
るレベル調整手段として設置されている。
れた入力信号Vfioの遅延信号は、抵抗３０および
キヤパシタ３２を経て各DLY２４Ａ，２４Ｂ，
２４Ｃごとに設置された出力回路３４Ａ，３４
Ｂ，３４Ｃに加えられる。各出力回路３４Ａ，３
４Ｂ，３４Ｃは、各DLY２４Ａ，２４Ｂ，２４
Ｃの出力レベルが入力信号Vfioに対する出力信号
の周波数によつて異なるため、そのレベルを減衰
量に応じて補正することにより出力レベルを揃え
るレベル調整手段として設置されている。
そして、出力回路３４Ａ，３４Ｂ，３４Ｃを以
て周波数帯域毎にレベル調整されて同一レベルに
揃えられた各位相遅延出力は、選択手段としての
スイツチ回路３６によつて任意に選択されて出力
端子３８から位相遅延出力Vfputとして取り出さ
れる。この場合、スイツチ回路３６は機械的スイ
ツチあるいは電子スイツチで構成され、接点ａ，
ｂ，ｃの切換えによつてDLY２４Ａ，２４Ｂ，
２４Ｃの遅延信号を選択し、遅延出力Vfputを得
ることができる。
て周波数帯域毎にレベル調整されて同一レベルに
揃えられた各位相遅延出力は、選択手段としての
スイツチ回路３６によつて任意に選択されて出力
端子３８から位相遅延出力Vfputとして取り出さ
れる。この場合、スイツチ回路３６は機械的スイ
ツチあるいは電子スイツチで構成され、接点ａ，
ｂ，ｃの切換えによつてDLY２４Ａ，２４Ｂ，
２４Ｃの遅延信号を選択し、遅延出力Vfputを得
ることができる。
第２図は、前記実施例のDLY２４Ａ，２４Ｂ，
２４Ｃの等価回路を示す。このDLY２４Ａ，２
４Ｂ，２４Ｃは、入力端子４０ａと出力端子４２
ａとの間にインダクタ４４が設けられ、このイン
ダクタ４４に一定の間隔で形成された中間タツプ
と、共通端子としての入力端子４０ｂ、出力端子
４２ｂとの間に複数のキヤパシタ４６1，４６2…
…４６oを設置したものである。
２４Ｃの等価回路を示す。このDLY２４Ａ，２
４Ｂ，２４Ｃは、入力端子４０ａと出力端子４２
ａとの間にインダクタ４４が設けられ、このイン
ダクタ４４に一定の間隔で形成された中間タツプ
と、共通端子としての入力端子４０ｂ、出力端子
４２ｂとの間に複数のキヤパシタ４６1，４６2…
…４６oを設置したものである。
したがつて、このようなDLY２４Ａ，２４Ｂ，
２４Ｃを用いて第１図に示すように、位相遅延回
路を構成すれば、入力信号Vfioに対する出力信号
の周波数に応じて遅延出力Vfputを取り出すこと
ができ、その遅延出力Vfputについて、周波数に
よる減衰量を出力回路３４Ａ，３４Ｂ，３４Ｃに
よつて周波数帯域ごとに補正するので、出力レベ
ルが一致した遅延出力Vfputを得ることができる。
このような位相遅延回路によれば、第５図に示し
た位相比較器の入力端子１２ａ，１２ｂに入力信
号Vfioを加え、同時に、入力端子１４ａ，１４ｂ
に同レベルの遅延出力Vfputを加えることによつ
て、高周波での周波数帯域において、出力端子１
６から正確な誤差電圧Vdを検出することができ、
位相比較器の適切な評価を行うことができる。
２４Ｃを用いて第１図に示すように、位相遅延回
路を構成すれば、入力信号Vfioに対する出力信号
の周波数に応じて遅延出力Vfputを取り出すこと
ができ、その遅延出力Vfputについて、周波数に
よる減衰量を出力回路３４Ａ，３４Ｂ，３４Ｃに
よつて周波数帯域ごとに補正するので、出力レベ
ルが一致した遅延出力Vfputを得ることができる。
このような位相遅延回路によれば、第５図に示し
た位相比較器の入力端子１２ａ，１２ｂに入力信
号Vfioを加え、同時に、入力端子１４ａ，１４ｂ
に同レベルの遅延出力Vfputを加えることによつ
て、高周波での周波数帯域において、出力端子１
６から正確な誤差電圧Vdを検出することができ、
位相比較器の適切な評価を行うことができる。
第３図は、前記実施例の出力回路３４Ａ，３４
Ｂ，３４Ｃの具体的な構成例を示す。
Ｂ，３４Ｃの具体的な構成例を示す。
すなわち、この実施例の出力回路３４Ａ，３４
Ｂは、バツフア増幅器４８Ａ，４８Ｂとレベル調
整手段としての可変抵抗５０Ａ，５０Ｂで構成
し、また、出力回路３４Ｃは、単にバツフア増幅
器で構成したものである。したがつて、このよう
な出力回路３４Ａ，３４Ｂでは、バツフア増幅器
４８Ａ，４８Ｂの遅延信号のレベルを可変抵抗５
０Ａ，５０Ｂで個別に調整してスイツチ回路３６
を介して遅延出力Vfputとして取り出し、また、
出力回路３４Ｃの遅延信号をスイツチ回路３６を
介して遅延出力Vfputとして取り出す。この場合、
DLY２４Ｃを高域側に設定し、出力回路３４Ｃ
の出力減衰量が他の出力回路３４Ａ，３４Ｂのそ
れより大きい場合、出力回路３４Ｃの出力レベル
を基準にして可変抵抗５０Ａ，５０Ｂの抵抗値を
加減することにより、各出力レベルを揃えること
ができ、高周波アナログ信号における位相比較器
の正確な誤差電圧Vdの検出およびその評価を行
うことができる。
Ｂは、バツフア増幅器４８Ａ，４８Ｂとレベル調
整手段としての可変抵抗５０Ａ，５０Ｂで構成
し、また、出力回路３４Ｃは、単にバツフア増幅
器で構成したものである。したがつて、このよう
な出力回路３４Ａ，３４Ｂでは、バツフア増幅器
４８Ａ，４８Ｂの遅延信号のレベルを可変抵抗５
０Ａ，５０Ｂで個別に調整してスイツチ回路３６
を介して遅延出力Vfputとして取り出し、また、
出力回路３４Ｃの遅延信号をスイツチ回路３６を
介して遅延出力Vfputとして取り出す。この場合、
DLY２４Ｃを高域側に設定し、出力回路３４Ｃ
の出力減衰量が他の出力回路３４Ａ，３４Ｂのそ
れより大きい場合、出力回路３４Ｃの出力レベル
を基準にして可変抵抗５０Ａ，５０Ｂの抵抗値を
加減することにより、各出力レベルを揃えること
ができ、高周波アナログ信号における位相比較器
の正確な誤差電圧Vdの検出およびその評価を行
うことができる。
以上説明したように、この考案によれば、位
相同期ループにおいて、予め設定した異なる周波
数帯域毎に入力信号の位相を遅延させ、各位相遅
延出力のレベルを揃えた後、周波数帯域毎の遅延
出力を個別に選択して取り出すことができるの
で、その位相遅延出力を位相同期ループにおける
高周波アナログ信号を用いて位相比較器の正確な
誤差電圧の検出とともに、その位相比較器の評価
を用いることでき、適正な位相同期制御を行なう
ことができる。
相同期ループにおいて、予め設定した異なる周波
数帯域毎に入力信号の位相を遅延させ、各位相遅
延出力のレベルを揃えた後、周波数帯域毎の遅延
出力を個別に選択して取り出すことができるの
で、その位相遅延出力を位相同期ループにおける
高周波アナログ信号を用いて位相比較器の正確な
誤差電圧の検出とともに、その位相比較器の評価
を用いることでき、適正な位相同期制御を行なう
ことができる。
第１図はこの考案の位相遅延回路の実施例を示
す回路図、第２図はこの考案の位相遅延回路の実
施例における電磁遅延線の等価回路を示す回路
図、第３図は第１図に示した出力回路の具体的な
回路構成例を示す回路図、第４図は位相同期ルー
プを示すブロツク図、第５図は第４図に示した位
相同期ループの位相比較器を示す回路図である。 ４……電圧制御発振器、６……位相比較器、２
４Ａ，２４Ｂ，２４Ｃ……電磁遅延線（位相遅延
手段）、３４Ａ，３４Ｂ，３４Ｃ……出力回路
（レベル調整手段）、５０Ａ，５０Ｂ……可変抵抗
（レベル調整手段）、３６……スイツチ回路（信号
選択手段）。
す回路図、第２図はこの考案の位相遅延回路の実
施例における電磁遅延線の等価回路を示す回路
図、第３図は第１図に示した出力回路の具体的な
回路構成例を示す回路図、第４図は位相同期ルー
プを示すブロツク図、第５図は第４図に示した位
相同期ループの位相比較器を示す回路図である。 ４……電圧制御発振器、６……位相比較器、２
４Ａ，２４Ｂ，２４Ｃ……電磁遅延線（位相遅延
手段）、３４Ａ，３４Ｂ，３４Ｃ……出力回路
（レベル調整手段）、５０Ａ，５０Ｂ……可変抵抗
（レベル調整手段）、３６……スイツチ回路（信号
選択手段）。
Claims (1)
- 【実用新案登録請求の範囲】 位相同期ループに電圧制御発振器とともに設置
されて入力信号と前記電圧制御発振器の出力信号
とを受けて両者の位相比較を行い、前記電圧制御
発振器に加えるべき制御電圧として位相比較出力
を発生する位相比較器の前段側に設置される位相
遅延回路であつて、 予め設定した異なる周波数帯域毎に分割した前
記入力信号を受け、その位相を遅延させる複数の
位相遅延手段と、 これら位相遅延手段で得られる位相遅延出力中
の高周波域側の位相遅延出力レベルを基準にして
そのレベルに他の前記位相遅延出力のレベルを揃
えるレベル調整手段と、 このレベル調整手段から得られた前記周波数帯
域毎の前記位相遅延出力を個別に選択して取り出
して前記位相比較器に入力する信号選択手段と、 を備えたことを特徴とする位相遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985143700U JPH0441623Y2 (ja) | 1985-09-20 | 1985-09-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985143700U JPH0441623Y2 (ja) | 1985-09-20 | 1985-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251820U JPS6251820U (ja) | 1987-03-31 |
| JPH0441623Y2 true JPH0441623Y2 (ja) | 1992-09-30 |
Family
ID=31053620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985143700U Expired JPH0441623Y2 (ja) | 1985-09-20 | 1985-09-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441623Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5929003A (ja) * | 1982-08-09 | 1984-02-16 | Agency Of Ind Science & Technol | 半透性を有する高分子膜体 |
-
1985
- 1985-09-20 JP JP1985143700U patent/JPH0441623Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5929003A (ja) * | 1982-08-09 | 1984-02-16 | Agency Of Ind Science & Technol | 半透性を有する高分子膜体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251820U (ja) | 1987-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5572167A (en) | Method and apparatus for a phase-locked loop circuit with holdover mode | |
| US6049233A (en) | Phase detection apparatus | |
| US5917352A (en) | Three-state phase-detector/charge pump with no dead-band offering tunable phase in phase-locked loop circuits | |
| US4849704A (en) | Duty cycle independent phase detector | |
| JPH0441623Y2 (ja) | ||
| JP2637212B2 (ja) | 固定値のインダクタンスに対する可変インダクタンスを評価する回路 | |
| EP0520485B1 (en) | Variable delay device | |
| CN107872223B (zh) | 用于执行相位误差校正的系统和方法 | |
| JPS61216524A (ja) | 位相同期検出回路 | |
| JPS61267480A (ja) | デジタルテレビジョン信号処理装置用のクロック発生回路 | |
| JPS5930349B2 (ja) | 同期はずれ検出回路 | |
| JPS60130922A (ja) | Ｐｌｌ回路 | |
| JPH0635549Y2 (ja) | 位相同期受信機 | |
| JPH07193454A (ja) | 帯域通過フィルタ | |
| JPS61230420A (ja) | 移相器 | |
| JPH0754906B2 (ja) | 安定した固定周波数を発生する回路装置 | |
| JPH06253234A (ja) | 信号復調装置 | |
| JPS5824518Y2 (ja) | 波形整形器 | |
| JP2783586B2 (ja) | 位相検出装置 | |
| JPH0865152A (ja) | 位相同期ループ回路 | |
| JPS5922419B2 (ja) | 位相同期方式 | |
| JPH03173217A (ja) | フィルタの自動調整装置 | |
| JPS60189327A (ja) | Ｐｌｌ回路 | |
| JPH03286687A (ja) | Ｐｌｌ同期検出装置 | |
| JPH03117026A (ja) | フィルタおよび位相同期ループ回路 |