JPH0440862B2 - - Google Patents
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- JPH0440862B2 JPH0440862B2 JP60253975A JP25397585A JPH0440862B2 JP H0440862 B2 JPH0440862 B2 JP H0440862B2 JP 60253975 A JP60253975 A JP 60253975A JP 25397585 A JP25397585 A JP 25397585A JP H0440862 B2 JPH0440862 B2 JP H0440862B2
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- heat sink
- semiconductor device
- connector
- substrates
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- 239000000758 substrate Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 21
- 230000017525 heat dissipation Effects 0.000 claims description 4
- 238000001816 cooling Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 9
- 238000004806 packaging method and process Methods 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 239000004071 soot Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/145—Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
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- Microelectronics & Electronic Packaging (AREA)
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、筐体等にプリント基板を実装する
際に冷却効率を損うことなく実装密度を向上させ
るような半導体装置に関するものである。
際に冷却効率を損うことなく実装密度を向上させ
るような半導体装置に関するものである。
第５図、第６図及び第７図は、従来の筐体等に
プリント基板を実装する場合の半導体装置を示
し、以下、これらを用いて従来の装置を説明す
る。
プリント基板を実装する場合の半導体装置を示
し、以下、これらを用いて従来の装置を説明す
る。
まず、第５図は空冷の場合の半導体装置を３次
元実装した状態を示す正面図、第６図はそれらの
要部を示す斜視図である。
元実装した状態を示す正面図、第６図はそれらの
要部を示す斜視図である。
従来の半導体装置は、大規模集積回路（以下、
VLSIという）を搭載した基板５とキヤツプ６を
介してその発熱を大気中に放熱させる空冷用ヒー
トシンク９ａで構成されている。そして、その半
導体装置はＩ／Ｏピン４をプリント基板１に半田
付けされ、さらに、そのプリント基板１がマザー
ボード８に３次元的に組込まれている。そして、
VLSIから発生した熱は強制空冷により空冷用ヒ
ートシンク９ａから大気中に放熱される。
VLSIという）を搭載した基板５とキヤツプ６を
介してその発熱を大気中に放熱させる空冷用ヒー
トシンク９ａで構成されている。そして、その半
導体装置はＩ／Ｏピン４をプリント基板１に半田
付けされ、さらに、そのプリント基板１がマザー
ボード８に３次元的に組込まれている。そして、
VLSIから発生した熱は強制空冷により空冷用ヒ
ートシンク９ａから大気中に放熱される。
次に、第７図は従来の液冷の場合を示し半導体
装置が２次元実装された状態を示す斜視図であ
る。この実装方法は３次元実装方法と異なり
VLSIを搭載した基板５が直接マザーボード８に
２次元的に組込まれている。そして、冷却煤体が
パイプ１１を通り、各液冷用ヒートシンク９ｂを
循環することにより基板５の発熱を冷却させる。
装置が２次元実装された状態を示す斜視図であ
る。この実装方法は３次元実装方法と異なり
VLSIを搭載した基板５が直接マザーボード８に
２次元的に組込まれている。そして、冷却煤体が
パイプ１１を通り、各液冷用ヒートシンク９ｂを
循環することにより基板５の発熱を冷却させる。
従来の半導体装置は、大規模集積回路が搭載さ
れた各基板５にそれぞれヒートシンク９ｂを設け
ているため、プリント基板１間すなわち基板５間
の間隔が大きく、実装密度が小さいという問題が
あつた。
れた各基板５にそれぞれヒートシンク９ｂを設け
ているため、プリント基板１間すなわち基板５間
の間隔が大きく、実装密度が小さいという問題が
あつた。
この発明は、上記のような問題点を解消するた
めになされたもので、マザーボードに固定された
プリント基板に、大規模集積回路が搭載された基
板がＩ／Ｏピンにより固定され、かつ前記基板
に、この基板の発熱を放熱するためのヒートシン
クが実装されてなる半導体装置において、その実
装密度を従来より大きくすることを目的としてい
る。
めになされたもので、マザーボードに固定された
プリント基板に、大規模集積回路が搭載された基
板がＩ／Ｏピンにより固定され、かつ前記基板
に、この基板の発熱を放熱するためのヒートシン
クが実装されてなる半導体装置において、その実
装密度を従来より大きくすることを目的としてい
る。
［問題点を解決するための手段］
この発明に係る半導体装置は、対向して設けら
れた一対の前記基板を有し、かつこれらの基板は
その側面に信号等の入出力が可能なメタライズ部
分を有し、上記一対の基板が、表面にメタライズ
部分を設けたコネクタにより機械的に接続される
ととも、各基板のメタライズ部分と上記コネクタ
の表面のメタライズ部分を介して電気的に接続さ
れており、かつ、上記一対の基板の間に、各基板
に対応するキヤツプを介して、前記一対の基板に
共用である前記ヒートシンクが実装されている。
れた一対の前記基板を有し、かつこれらの基板は
その側面に信号等の入出力が可能なメタライズ部
分を有し、上記一対の基板が、表面にメタライズ
部分を設けたコネクタにより機械的に接続される
ととも、各基板のメタライズ部分と上記コネクタ
の表面のメタライズ部分を介して電気的に接続さ
れており、かつ、上記一対の基板の間に、各基板
に対応するキヤツプを介して、前記一対の基板に
共用である前記ヒートシンクが実装されている。
［作用］
この発明による半導体装置では、一対の基板
が、その側面に有するメタライズ部分を用いて互
いに電気的に接続されている。また、対向する一
対の基板の発熱をこれらの基板に共用のヒートシ
ンクにより放熱することができる。
が、その側面に有するメタライズ部分を用いて互
いに電気的に接続されている。また、対向する一
対の基板の発熱をこれらの基板に共用のヒートシ
ンクにより放熱することができる。
以下、この発明の一実施例を図について説明す
る。第１図において、５はVLSI（図示していな
い）を搭載した基板でありその基板５には第３図
に示したように基板側面に他の基板との接続及び
信号等の入出力を可能にするメタライズ部分１０
ａがある。３はこの基板５の側面に第２図のよう
に半田等の接着剤２で接着されたコネクタであり
そのコネクタ３には第４図に示したように２つの
基板の機械的及び電気的接続を可能にするメタラ
イズ部分１０ｂがある。このコネクタ３を介して
２つの基板間の相互配線接続がなされている。ま
た、VLSIを搭載した基板５の発熱はキヤツプ６
から熱伝導性の良い接着剤７で接着されたヒート
シンク９に伝えられ、２つの基板の発熱は１つの
ヒートシンクで放熱される。そして、２つの基板
はそれぞれのＩ／Ｏピン４を半田付けされること
によりそれぞれのプリント基板１に装着され、さ
らに、そのプリント基板１がマザーボード８に実
装されている。
る。第１図において、５はVLSI（図示していな
い）を搭載した基板でありその基板５には第３図
に示したように基板側面に他の基板との接続及び
信号等の入出力を可能にするメタライズ部分１０
ａがある。３はこの基板５の側面に第２図のよう
に半田等の接着剤２で接着されたコネクタであり
そのコネクタ３には第４図に示したように２つの
基板の機械的及び電気的接続を可能にするメタラ
イズ部分１０ｂがある。このコネクタ３を介して
２つの基板間の相互配線接続がなされている。ま
た、VLSIを搭載した基板５の発熱はキヤツプ６
から熱伝導性の良い接着剤７で接着されたヒート
シンク９に伝えられ、２つの基板の発熱は１つの
ヒートシンクで放熱される。そして、２つの基板
はそれぞれのＩ／Ｏピン４を半田付けされること
によりそれぞれのプリント基板１に装着され、さ
らに、そのプリント基板１がマザーボード８に実
装されている。
上記のように構成された半導体装置において
は、基板５の側面に他の基板との接続及び信号等
の入出力を可能にするメタライズ部分１０ａを設
けたため、その部分がＩ／Ｏピンの役目を果し、
従来より小さい面積で多くのＩ／Ｏピンを取出す
ことができた。また、２つの基盤の機械的及び電
気的接続を可能にするメタライズ部分１０ｂを有
するコネクタ３の使用は、２つの基板間の相互配
線接続を可能にすると共にプリント基板１内の配
線を簡単なものとした、さらに、２つの基板の発
熱を１つのヒートシンク９で放熱させる構造とし
たため、プリント基板１間の間隔を従来より小さ
くでき、よつて、実装密度を向上さすことができ
た。
は、基板５の側面に他の基板との接続及び信号等
の入出力を可能にするメタライズ部分１０ａを設
けたため、その部分がＩ／Ｏピンの役目を果し、
従来より小さい面積で多くのＩ／Ｏピンを取出す
ことができた。また、２つの基盤の機械的及び電
気的接続を可能にするメタライズ部分１０ｂを有
するコネクタ３の使用は、２つの基板間の相互配
線接続を可能にすると共にプリント基板１内の配
線を簡単なものとした、さらに、２つの基板の発
熱を１つのヒートシンク９で放熱させる構造とし
たため、プリント基板１間の間隔を従来より小さ
くでき、よつて、実装密度を向上さすことができ
た。
なお、上記実施例では基板５とコネクタ３は半
田等の接着剤２を用いた接着構造について説明し
たが、第８図に示したコンタクト１４を有する着
脱可能な改良型コネクタ１２でもよい。この時、
放熱系は、第９図に示したようにキヤツプ６及び
ヒートシンク９をボルト締め可能な構造とし、キ
ヤツプ６とヒートシンク９の間には熱伝導性の良
いゴム等を用い分解可能な構造とする。
田等の接着剤２を用いた接着構造について説明し
たが、第８図に示したコンタクト１４を有する着
脱可能な改良型コネクタ１２でもよい。この時、
放熱系は、第９図に示したようにキヤツプ６及び
ヒートシンク９をボルト締め可能な構造とし、キ
ヤツプ６とヒートシンク９の間には熱伝導性の良
いゴム等を用い分解可能な構造とする。
また、上記実施例ではヒートシンク９の規定は
行わなかつたが、第１０図及び第１１図に示した
ような液冷用ヒートシンク９ｂ又は第１２図に示
した空冷用ヒートシンク９ａでもかまわない。し
かし、２つの基板を１つのヒートシンクで冷却す
る点から放熱効率の高い第１０図及び第１１図に
示した液冷用ヒートシンク９ｂが望ましい。
行わなかつたが、第１０図及び第１１図に示した
ような液冷用ヒートシンク９ｂ又は第１２図に示
した空冷用ヒートシンク９ａでもかまわない。し
かし、２つの基板を１つのヒートシンクで冷却す
る点から放熱効率の高い第１０図及び第１１図に
示した液冷用ヒートシンク９ｂが望ましい。
更に、上記実施例では規定しなかつた基板５に
搭載されたVLSIは、１個のワンチツプタイプで
も複数個のマルチチツプタイプであつてもよく、
上記実施例と同様の効果を奏する。
搭載されたVLSIは、１個のワンチツプタイプで
も複数個のマルチチツプタイプであつてもよく、
上記実施例と同様の効果を奏する。
第１３図および第１４図はこの種の液冷式半導
体装置の他の実施例を示し、第１３図は正面図、
第１４図は要部拡大斜視図をそれぞれ示す。
体装置の他の実施例を示し、第１３図は正面図、
第１４図は要部拡大斜視図をそれぞれ示す。
この発明による半導体装置では、基板をプリン
ト基板に固定するＩ／Ｏピンを用いることなく、
一対の基板を電気的かつ機械的に接続するととも
に、前記一対の基板の間に介設した共用のヒート
シンクにより各基板の発熱を放熱するようにした
から、基板間の間隔を小さくすることができる。
したがつて、この発明によると、実装密度を向上
させた半導体装置を得ることができるという効果
を奏する。
ト基板に固定するＩ／Ｏピンを用いることなく、
一対の基板を電気的かつ機械的に接続するととも
に、前記一対の基板の間に介設した共用のヒート
シンクにより各基板の発熱を放熱するようにした
から、基板間の間隔を小さくすることができる。
したがつて、この発明によると、実装密度を向上
させた半導体装置を得ることができるという効果
を奏する。
第１図はこの発明の一実施例による半導体装置
及び実装方法を示す正面図、第２図は同じくこの
発明における基板とコネクタの接続を示す部分
図、第３図及び第４図はそれぞれ基板及びコネク
タの詳細を示す斜視図、第５図及び第６図はそれ
ぞれ従来の強制空冷式３次元実装方法による半導
体装置及びその実装方法を示す正面図及び斜視
図、第７図は同じく従来の液冷式２次元実装方法
による半導体装置及びその実装方法を示す斜視
図、第８図及び第９図はそれぞれこの発明の他の
実施例を示す改良型コネクタとその装着方法を示
す断面図及びその時の放熱部分を示す断面図、第
１０図と第１１図及び第１２図はそれぞれこの発
明の一実施例における液冷ヒートシンクの部分断
面図及び空冷ヒートシンクの正面図である。第１
３図、第１４図はこの発明装置の他の実施例を示
す図面である。 図において、１はプリント基板、２は半田、３
はコネクタ、４はＩ／Ｏピン、５は基板、６はキ
ヤツプ、７は接着剤、８はマザーボード、９はヒ
ートシンク、１０はメタライズ部分、１１はパイ
プ、１２は改良型コネクタ、１３は配線、１４は
コンタクト、１５はゴム、１６はボルト、１７は
ばね座金、１８はナツト、１９は冷却煤体入口、
２０は冷却煤体径路、２１は冷却煤体出口であ
る。なお、図中、同一符号は同一、又は相当部分
を示す。
及び実装方法を示す正面図、第２図は同じくこの
発明における基板とコネクタの接続を示す部分
図、第３図及び第４図はそれぞれ基板及びコネク
タの詳細を示す斜視図、第５図及び第６図はそれ
ぞれ従来の強制空冷式３次元実装方法による半導
体装置及びその実装方法を示す正面図及び斜視
図、第７図は同じく従来の液冷式２次元実装方法
による半導体装置及びその実装方法を示す斜視
図、第８図及び第９図はそれぞれこの発明の他の
実施例を示す改良型コネクタとその装着方法を示
す断面図及びその時の放熱部分を示す断面図、第
１０図と第１１図及び第１２図はそれぞれこの発
明の一実施例における液冷ヒートシンクの部分断
面図及び空冷ヒートシンクの正面図である。第１
３図、第１４図はこの発明装置の他の実施例を示
す図面である。 図において、１はプリント基板、２は半田、３
はコネクタ、４はＩ／Ｏピン、５は基板、６はキ
ヤツプ、７は接着剤、８はマザーボード、９はヒ
ートシンク、１０はメタライズ部分、１１はパイ
プ、１２は改良型コネクタ、１３は配線、１４は
コンタクト、１５はゴム、１６はボルト、１７は
ばね座金、１８はナツト、１９は冷却煤体入口、
２０は冷却煤体径路、２１は冷却煤体出口であ
る。なお、図中、同一符号は同一、又は相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ マザーボードに固定されたプリント板に、大
規模集積回路が搭載された基板がＩ／Ｏピンによ
り固定され、かつ前記基板に、この基板の発熱を
放熱するためのヒートシンクが実装されてなる半
導体装置であつて、 対向して設けられた一対の前記基板を有し、か
つこれらの基板はその側面に信号等の入出力が可
能なメタライズ部分を有し、 上記一対の基板が、表面にメタライズ部分を設
けたコネクタにより機械的に接続されるととも、
各基板のメタライズ部分と上記コネクタの表面の
メタライズ部分を介して電気的に接続されてお
り、 上記一対の基板の間に、各基板に対応するキヤ
ツプを介して、前記一対の基板に共用である前記
ヒートシンクが実装されていること、 を特徴とする半導体装置。 ２ 上記コネクタが一対の基板に着脱可能な形状
であることを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３ 上記キヤツプとヒートシンクの放熱系がボル
ト締め可能な形状で分解が可能であることを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25397585A JPS62113455A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25397585A JPS62113455A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113455A JPS62113455A (ja) | 1987-05-25 |
| JPH0440862B2 true JPH0440862B2 (ja) | 1992-07-06 |
Family
ID=17258528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25397585A Granted JPS62113455A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62113455A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007317986A (ja) * | 2006-05-29 | 2007-12-06 | Renesas Technology Corp | 電子機器 |
| JP5793551B2 (ja) * | 2013-12-09 | 2015-10-14 | 東芝三菱電機産業システム株式会社 | 水冷却フィン及び高電圧装置 |
| JP7468221B2 (ja) * | 2020-07-24 | 2024-04-16 | 株式会社デンソー | 電子制御装置および電子制御装置の集合体 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118132A (ja) * | 1981-12-30 | 1983-07-14 | Matsushita Electric Ind Co Ltd | 混成厚膜素子の電極接続構造 |
| JPS6065554A (ja) * | 1983-09-20 | 1985-04-15 | Seiko Epson Corp | 半導体パッケ−ジ |
-
1985
- 1985-11-12 JP JP25397585A patent/JPS62113455A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118132A (ja) * | 1981-12-30 | 1983-07-14 | Matsushita Electric Ind Co Ltd | 混成厚膜素子の電極接続構造 |
| JPS6065554A (ja) * | 1983-09-20 | 1985-04-15 | Seiko Epson Corp | 半導体パッケ−ジ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62113455A (ja) | 1987-05-25 |
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