JPH04407B2 - - Google Patents
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- JPH04407B2 JPH04407B2 JP57151294A JP15129482A JPH04407B2 JP H04407 B2 JPH04407 B2 JP H04407B2 JP 57151294 A JP57151294 A JP 57151294A JP 15129482 A JP15129482 A JP 15129482A JP H04407 B2 JPH04407 B2 JP H04407B2
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- pulse
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
- H03F1/0216—Continuous control
- H03F1/0233—Continuous control by using a signal derived from the output signal, e.g. bootstrapping the voltage supply
Description
【発明の詳細な説明】
この発明は、アナログ信号をパルス信号の形で
増幅するパルス幅変調増幅回路に係るもので、特
にパルス電力増幅段を常に最適状態で駆動するよ
うにして電力効率を向上させたパルス幅変調増幅
回路に関する。
増幅するパルス幅変調増幅回路に係るもので、特
にパルス電力増幅段を常に最適状態で駆動するよ
うにして電力効率を向上させたパルス幅変調増幅
回路に関する。
この種のパルス幅変調増幅回路は、増幅すべき
アナログ信号を、その信号レベル（振幅）に応じ
たデユーテイ比を持つパルス信号に変換し、この
パルス信号を電力増幅した後復調して出力を得る
ようにしたものである。従来、このようなパルス
幅変調増幅回路のパルス電力増幅段は、一般に第
１図のように構成されていた。
アナログ信号を、その信号レベル（振幅）に応じ
たデユーテイ比を持つパルス信号に変換し、この
パルス信号を電力増幅した後復調して出力を得る
ようにしたものである。従来、このようなパルス
幅変調増幅回路のパルス電力増幅段は、一般に第
１図のように構成されていた。
すなわち、従来のパルス幅変調増幅回路のパル
ス電力増幅段１は、例えば第１の出力トランジス
タ２（PNPトランジスタ）と第２の出力トラン
ジスタ３（NPNトランジスタ）とを相補結合す
ると共に、第２図イに示すようなパルス幅変調さ
れた一定振幅のパルス信号S1を、CR並列回路４，
５を各々介して前記出力トランジスタ２，３の各
ベースに供給し、これによつてこれら出力トラン
ジスタ２，３を駆動するようにしたものである。
なおこの場合、出力トランジスタ２，３の共通コ
レクタに得られる出力信号S2（第２図ロ参照）は、
コイル６とコンデンサ７とからなるローパスフイ
ルタ８によつてキヤリア信号成分が除去された
後、スピーカ等の負荷９に供給されるようになつ
ている。
ス電力増幅段１は、例えば第１の出力トランジス
タ２（PNPトランジスタ）と第２の出力トラン
ジスタ３（NPNトランジスタ）とを相補結合す
ると共に、第２図イに示すようなパルス幅変調さ
れた一定振幅のパルス信号S1を、CR並列回路４，
５を各々介して前記出力トランジスタ２，３の各
ベースに供給し、これによつてこれら出力トラン
ジスタ２，３を駆動するようにしたものである。
なおこの場合、出力トランジスタ２，３の共通コ
レクタに得られる出力信号S2（第２図ロ参照）は、
コイル６とコンデンサ７とからなるローパスフイ
ルタ８によつてキヤリア信号成分が除去された
後、スピーカ等の負荷９に供給されるようになつ
ている。
ところで、従来のパルス幅変調増幅回路におい
ては上述したように、そのパルス電力増幅段１
が、増幅すべきパルス信号S1の変調度（すなわち
増幅すべきアナログ信号の信号レベルに応じて信
号状態であり、負荷９に流れる電流、負荷９に印
加される電圧、あるいは出力トランジスタ２，３
の各コレクタ電流と相互に関係している）のいか
んにかかわらず、常に一定振幅のパルス信号S1に
よつて駆動される。しかしながら、無変調時ある
いは、変調度が低くて負荷９に流れる電流が小さ
く、したがつて出力段トランジスタ２，３の各コ
レクタ電流が小さいような場合には、パルス信号
S1の振幅は、出力トランジスタ２，３をかろうじ
て飽和させるに足る振幅であれば充分である。と
ころが、パルス信号S1の振幅をこのような一定の
値に設定すると、変調度が高くなつた時にドライ
ブ不足となつて、出力トランジスタ２，３を充分
を飽和させることができなくなつてしまう。した
がつて、通常このパルス信号S1の振幅は、最大変
調時にも出力トランジスタ２，３を充分に飽和し
得るような大きな値に設定されるが、このような
大きな値に設定すると、出力トランジスタ２，３
は変調度が低い時にオーバードライブ状態とな
り、これらトランジスタのスイツチング特性（特
にターンオフ時間）が入力電極（ベース）の電荷
の蓄積等によつて悪化してしまう。そしてこのよ
うなスイツチング特性の悪化は、出力トランジス
タ２，３のオン期間に重なりを生じせしめ、これ
によつて所謂縦電流が流れることになり、出力ト
ランジスタ２，３のコレクタ損失の増加を引き起
こし、遂にはこれら素子が破壊される原因にもな
つてしまう。
ては上述したように、そのパルス電力増幅段１
が、増幅すべきパルス信号S1の変調度（すなわち
増幅すべきアナログ信号の信号レベルに応じて信
号状態であり、負荷９に流れる電流、負荷９に印
加される電圧、あるいは出力トランジスタ２，３
の各コレクタ電流と相互に関係している）のいか
んにかかわらず、常に一定振幅のパルス信号S1に
よつて駆動される。しかしながら、無変調時ある
いは、変調度が低くて負荷９に流れる電流が小さ
く、したがつて出力段トランジスタ２，３の各コ
レクタ電流が小さいような場合には、パルス信号
S1の振幅は、出力トランジスタ２，３をかろうじ
て飽和させるに足る振幅であれば充分である。と
ころが、パルス信号S1の振幅をこのような一定の
値に設定すると、変調度が高くなつた時にドライ
ブ不足となつて、出力トランジスタ２，３を充分
を飽和させることができなくなつてしまう。した
がつて、通常このパルス信号S1の振幅は、最大変
調時にも出力トランジスタ２，３を充分に飽和し
得るような大きな値に設定されるが、このような
大きな値に設定すると、出力トランジスタ２，３
は変調度が低い時にオーバードライブ状態とな
り、これらトランジスタのスイツチング特性（特
にターンオフ時間）が入力電極（ベース）の電荷
の蓄積等によつて悪化してしまう。そしてこのよ
うなスイツチング特性の悪化は、出力トランジス
タ２，３のオン期間に重なりを生じせしめ、これ
によつて所謂縦電流が流れることになり、出力ト
ランジスタ２，３のコレクタ損失の増加を引き起
こし、遂にはこれら素子が破壊される原因にもな
つてしまう。
この発明はこのような事情に鑑みてなされたも
ので、その目的とするところは、いかなる変調度
においてもパルス電力増幅段が常に最適な振幅の
パルス信号によつて駆動されるようにし、これに
よつて常に効率よく動作するパルス幅変調増幅回
路を提供することにある。そしてこの発明の特徴
は、負荷に流れる負荷電流のレベルを検出するレ
ベル検出回路と、増幅すべきアナログ信号の信号
レベルに応じてパルス幅変調されたパルス信号を
入力しこのパルス信号の振幅を前記レベル検出回
路の検出出力に応じて変化させて出力する振幅制
御回路と、この振幅制御回路が出力するパルス信
号によつて駆動され同パルス信号を電力増幅して
出力するパルス電力増幅段とを具備してなること
にある。
ので、その目的とするところは、いかなる変調度
においてもパルス電力増幅段が常に最適な振幅の
パルス信号によつて駆動されるようにし、これに
よつて常に効率よく動作するパルス幅変調増幅回
路を提供することにある。そしてこの発明の特徴
は、負荷に流れる負荷電流のレベルを検出するレ
ベル検出回路と、増幅すべきアナログ信号の信号
レベルに応じてパルス幅変調されたパルス信号を
入力しこのパルス信号の振幅を前記レベル検出回
路の検出出力に応じて変化させて出力する振幅制
御回路と、この振幅制御回路が出力するパルス信
号によつて駆動され同パルス信号を電力増幅して
出力するパルス電力増幅段とを具備してなること
にある。
以下、この発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
まず、この発明によるパルス幅変調増幅回路の
原理構成を第３図に示す。この図において、符号
１０は、オーデイオ信号等の増幅すべきアナログ
信号e3が供給される入力端子であり、この入力端
子１０に供給されたアナログ信号e3はパルス幅変
調回路１１に変調信号として供給される。また符
号１２は、一定周期のパルス信号e4を出力する発
振器であり、この発振器１２が出力するパルス信
号e4は、前記パルス幅変調回路１１へキヤリア信
号として供給される。パルス幅変調回路１１は、
このキヤリア信号e4を前記アナログ信号e3の信号
レベル（振幅）に応じてパルス幅変調し、この変
調結果として得られたパルス信号e5を、振幅制御
回路１３へ供給する。振幅制御回路１３は、例え
ば電圧制御形増幅器（VCA）あるいは電圧制御
形リミツタ回路等から構成されるもので、前記パ
ルス信号e5の振幅を、後述する制御回路１４の出
力信号e6の電圧に応じた値に制御して出力する。
この振幅制御回路１３から出力されるパルス信号
e7（振幅制御されたパルス信号）は、パルス電力
増幅段１へ供給され、同パルス電力増幅段１を駆
動する。そして、このパルス電力増幅段１の出力
信号e8は、コイル６とコンデンサ７とからなるロ
ーパスフイルタ回路８を介して前記キヤリア信号
e4の信号成分が除去された後、スピーカ等の負荷
９へ供給される。一方、この負荷９に流れる負荷
電流ILは、例えば抵抗等で構成される電流検出回
路（レベル検出回路）１５によつてその大きさに
対応する電圧信号e10に変換されて制御回路１４
へ供給される。この制御回路１４は、信号e10を
所定の利得で増幅すると共に、この増幅結果の絶
対値をとり信号e6として出力する。そしてこの信
号e6は、前記振幅制御回路１３に制御信号として
供給される。
原理構成を第３図に示す。この図において、符号
１０は、オーデイオ信号等の増幅すべきアナログ
信号e3が供給される入力端子であり、この入力端
子１０に供給されたアナログ信号e3はパルス幅変
調回路１１に変調信号として供給される。また符
号１２は、一定周期のパルス信号e4を出力する発
振器であり、この発振器１２が出力するパルス信
号e4は、前記パルス幅変調回路１１へキヤリア信
号として供給される。パルス幅変調回路１１は、
このキヤリア信号e4を前記アナログ信号e3の信号
レベル（振幅）に応じてパルス幅変調し、この変
調結果として得られたパルス信号e5を、振幅制御
回路１３へ供給する。振幅制御回路１３は、例え
ば電圧制御形増幅器（VCA）あるいは電圧制御
形リミツタ回路等から構成されるもので、前記パ
ルス信号e5の振幅を、後述する制御回路１４の出
力信号e6の電圧に応じた値に制御して出力する。
この振幅制御回路１３から出力されるパルス信号
e7（振幅制御されたパルス信号）は、パルス電力
増幅段１へ供給され、同パルス電力増幅段１を駆
動する。そして、このパルス電力増幅段１の出力
信号e8は、コイル６とコンデンサ７とからなるロ
ーパスフイルタ回路８を介して前記キヤリア信号
e4の信号成分が除去された後、スピーカ等の負荷
９へ供給される。一方、この負荷９に流れる負荷
電流ILは、例えば抵抗等で構成される電流検出回
路（レベル検出回路）１５によつてその大きさに
対応する電圧信号e10に変換されて制御回路１４
へ供給される。この制御回路１４は、信号e10を
所定の利得で増幅すると共に、この増幅結果の絶
対値をとり信号e6として出力する。そしてこの信
号e6は、前記振幅制御回路１３に制御信号として
供給される。
以上に述べた原理構成を持つこのパルス幅変調
増幅回路によれば、入力端子１０に第４図イに示
すような信号e3を供給すると、パルス幅変調回路
１１の出力信号e5としては、同図ロに示すような
パルス信号e5が得られる。この信号e5は信号e6に
よつて振幅が制御されて信号e7となりパルス電力
増幅段１を駆動する。この時、信号e7の振幅がこ
のパルス電力増幅段１を充分に駆動し得るもので
あれば、信号e8としては第４図ニに示すような波
形（信号e5に対応する波形）が得られる。この信
号e8は、ローパスフイルタ８によつてキヤリア信
号成分が除去されて、第４図ホに示すようなアナ
ログ信号e9（信号e3に対応する信号）に復調され
て負荷９へ供給される。したがつて負荷９には信
号e9の電圧に応じた負荷電流ILが流れる。一方、
この負荷電流ILは電流検出回路１５によつて電圧
に変換されるから、信号e10として第４図ヘに示
すように、前記信号e9と略相似な電圧が得られ
る。この信号e10は、制御回路１４によつて適切
な振幅を持つ絶対値信号e6（第４図ト参照）に変
換されて振幅制御回路１３へ供給され、前記信号
e7の振幅を制御する。したがつて、この原理構成
によるパルス幅変調増幅回路によれば、制御回路
１４の利得を適切な値に設定することにより、前
記パルス信号e7の振幅を、第４図ハに示すよう
に、負荷電流ILの大きさ（すなわち、増幅すべき
アナログ信号e3の信号レベル1あるいは負荷９に
印加される信号e9の信号レベル）に応じた最適値
にすることが可能である。
増幅回路によれば、入力端子１０に第４図イに示
すような信号e3を供給すると、パルス幅変調回路
１１の出力信号e5としては、同図ロに示すような
パルス信号e5が得られる。この信号e5は信号e6に
よつて振幅が制御されて信号e7となりパルス電力
増幅段１を駆動する。この時、信号e7の振幅がこ
のパルス電力増幅段１を充分に駆動し得るもので
あれば、信号e8としては第４図ニに示すような波
形（信号e5に対応する波形）が得られる。この信
号e8は、ローパスフイルタ８によつてキヤリア信
号成分が除去されて、第４図ホに示すようなアナ
ログ信号e9（信号e3に対応する信号）に復調され
て負荷９へ供給される。したがつて負荷９には信
号e9の電圧に応じた負荷電流ILが流れる。一方、
この負荷電流ILは電流検出回路１５によつて電圧
に変換されるから、信号e10として第４図ヘに示
すように、前記信号e9と略相似な電圧が得られ
る。この信号e10は、制御回路１４によつて適切
な振幅を持つ絶対値信号e6（第４図ト参照）に変
換されて振幅制御回路１３へ供給され、前記信号
e7の振幅を制御する。したがつて、この原理構成
によるパルス幅変調増幅回路によれば、制御回路
１４の利得を適切な値に設定することにより、前
記パルス信号e7の振幅を、第４図ハに示すよう
に、負荷電流ILの大きさ（すなわち、増幅すべき
アナログ信号e3の信号レベル1あるいは負荷９に
印加される信号e9の信号レベル）に応じた最適値
にすることが可能である。
次に、上記原理構成に基づくこの発明の一実施
例を第５図に示す。なお、この図において、第３
図における各部と対応する部分には各々同一の符
号が付してある。
例を第５図に示す。なお、この図において、第３
図における各部と対応する部分には各々同一の符
号が付してある。
第５図において、端子１６は増幅すべきアナロ
グ信号の信号レベルに応じて振幅変調されたパル
ス信号e5が供給される端子であり、このパルス信
号e5によつてNPNトランジスタ１７ａおよび
PNPトランジスタ１７ｂが相反する状態にオン
オフ制御されるようになつている。次に、PNP
トランジスタ１８ａおよびNPNトランジスタ１
８ｂは、前記トランジスタ１７ａ，１７ｂの各コ
レクタ電流によつて駆動されるエミツタ接地形の
スイツチング回路を構成するもので、これらトラ
ンジスタ１８ａ，１８ｂの各エミツタ電位は、後
述するNPNトランジスタ１９ａ、PNPトランジ
スタ１９ｂによつて各々制御されるようになつて
いる。したがつて、これらトランジスタ１８ａ，
１８ｂの共通コレクタに得られるパルス信号e7の
ハイレベル時の電圧はトランジスタ１９ａのエミ
ツタ電位に略等しく、また同パルス信号e7のロー
レベル時の電圧はトランジスタ１９ｂのエミツタ
電位に略等しくなる。なお、前記各トランジスタ
１８ａ，１８ｂの各ベースコレクタ間には、これ
らトランジスタが高速スイツチング動作を行ない
得るようにダイオード２０ａ，２１ａおよびダイ
オード２０ｂ，２１ｂが各々介挿されている。そ
して、上述したようにして得られるパルス信号e7
は、ドライブトランジスタ２２ａ（NPNトランジ
スタ）およびドライブトランジスタ２２ｂ（PNP
トランジスタ）によつて各々電流増幅された後、
コンデンサ２３ａ，２３ｂを各々介してMOS電
力形電界効果トランジスタ（以下、MOSパワー
FETと略称する）２４ａ，２４ｂの各ゲートに
供給され、これらMOSパワーFET２４ａ，２４
ｂをオンオフ駆動する。そしてこれらMOSパワ
ーFET２４ａ，２４ｂの共通ドレインに得られ
るパルス信号e8は、ローパスフイルタ８に供給さ
れる。このローパスフイルタ８の出力信号e9（ア
ナログ信号）は、一方の出力端子２５ａを介して
負荷９の一端に供給され、この負荷９の他端は他
方の出力端子２５ｂに接続され、同出力端子２５
ｂは負荷電流検出用の抵抗１５（値RS；例えば
0.2Ω程度の低抵抗）を介して接地されている。
したがつて、出力端子２５ｂには、負荷９に流れ
る電流ILの大きさに応じた電圧信号e10が得られ
ることになる。この信号e10は、抵抗２６（値R1）
と、抵抗２７（値R2）と、演算増幅器２８とか
ら構成される増幅器２９へ供給され、利得（−
R2／R1）で増幅されるようになつている。また、こ の増幅器２９の出力端に得られる信号は、抵抗３
０（値ｒ）と抵抗３１（値ｒ）と演算増幅器３２
とから構成されるインバータ３３で反転されるよ
うになつている。そして前記増幅器２９の出力端
と、このインバータ３３の出力端との間に得られ
る信号は、ダイオード３４〜３７から構成される
整流回路３８によつて全波整流され、この整流回
路３８のプラス出力epによつてPNPトランジス
タ３９ａが導通制御され、また同整流回路３８の
マイナス出力emによつてNPNトランジスタ３９
ｂが導通制御されるようになつている。これらト
ランジスタ３９ａ，３９ｂは、前記トランジスタ
１９ａ，１９ｂを各々低インピーダンスで駆動す
るためのバツフア（エミツタフオロワ構成のバツ
フア）となるもので、トランジスタ３９ａのエミ
ツタ電圧にツエナーダイオード４０ａのツエナー
電圧VZを加えた電圧によつてトランジスタ１９
ａのベースが駆動され、トランジスタ３９ｂのエ
ミツタ電圧からツエナーダイオード４０ｂのツエ
ナー電圧VZを減じた電圧によつてトランジスタ
１９ｂのベースが駆動されるようになつている。
グ信号の信号レベルに応じて振幅変調されたパル
ス信号e5が供給される端子であり、このパルス信
号e5によつてNPNトランジスタ１７ａおよび
PNPトランジスタ１７ｂが相反する状態にオン
オフ制御されるようになつている。次に、PNP
トランジスタ１８ａおよびNPNトランジスタ１
８ｂは、前記トランジスタ１７ａ，１７ｂの各コ
レクタ電流によつて駆動されるエミツタ接地形の
スイツチング回路を構成するもので、これらトラ
ンジスタ１８ａ，１８ｂの各エミツタ電位は、後
述するNPNトランジスタ１９ａ、PNPトランジ
スタ１９ｂによつて各々制御されるようになつて
いる。したがつて、これらトランジスタ１８ａ，
１８ｂの共通コレクタに得られるパルス信号e7の
ハイレベル時の電圧はトランジスタ１９ａのエミ
ツタ電位に略等しく、また同パルス信号e7のロー
レベル時の電圧はトランジスタ１９ｂのエミツタ
電位に略等しくなる。なお、前記各トランジスタ
１８ａ，１８ｂの各ベースコレクタ間には、これ
らトランジスタが高速スイツチング動作を行ない
得るようにダイオード２０ａ，２１ａおよびダイ
オード２０ｂ，２１ｂが各々介挿されている。そ
して、上述したようにして得られるパルス信号e7
は、ドライブトランジスタ２２ａ（NPNトランジ
スタ）およびドライブトランジスタ２２ｂ（PNP
トランジスタ）によつて各々電流増幅された後、
コンデンサ２３ａ，２３ｂを各々介してMOS電
力形電界効果トランジスタ（以下、MOSパワー
FETと略称する）２４ａ，２４ｂの各ゲートに
供給され、これらMOSパワーFET２４ａ，２４
ｂをオンオフ駆動する。そしてこれらMOSパワ
ーFET２４ａ，２４ｂの共通ドレインに得られ
るパルス信号e8は、ローパスフイルタ８に供給さ
れる。このローパスフイルタ８の出力信号e9（ア
ナログ信号）は、一方の出力端子２５ａを介して
負荷９の一端に供給され、この負荷９の他端は他
方の出力端子２５ｂに接続され、同出力端子２５
ｂは負荷電流検出用の抵抗１５（値RS；例えば
0.2Ω程度の低抵抗）を介して接地されている。
したがつて、出力端子２５ｂには、負荷９に流れ
る電流ILの大きさに応じた電圧信号e10が得られ
ることになる。この信号e10は、抵抗２６（値R1）
と、抵抗２７（値R2）と、演算増幅器２８とか
ら構成される増幅器２９へ供給され、利得（−
R2／R1）で増幅されるようになつている。また、こ の増幅器２９の出力端に得られる信号は、抵抗３
０（値ｒ）と抵抗３１（値ｒ）と演算増幅器３２
とから構成されるインバータ３３で反転されるよ
うになつている。そして前記増幅器２９の出力端
と、このインバータ３３の出力端との間に得られ
る信号は、ダイオード３４〜３７から構成される
整流回路３８によつて全波整流され、この整流回
路３８のプラス出力epによつてPNPトランジス
タ３９ａが導通制御され、また同整流回路３８の
マイナス出力emによつてNPNトランジスタ３９
ｂが導通制御されるようになつている。これらト
ランジスタ３９ａ，３９ｂは、前記トランジスタ
１９ａ，１９ｂを各々低インピーダンスで駆動す
るためのバツフア（エミツタフオロワ構成のバツ
フア）となるもので、トランジスタ３９ａのエミ
ツタ電圧にツエナーダイオード４０ａのツエナー
電圧VZを加えた電圧によつてトランジスタ１９
ａのベースが駆動され、トランジスタ３９ｂのエ
ミツタ電圧からツエナーダイオード４０ｂのツエ
ナー電圧VZを減じた電圧によつてトランジスタ
１９ｂのベースが駆動されるようになつている。
次に、この実施例における具体的動作を述べる
と、まず無変調時の場合は、信号e9は接地電位に
なるから、整流回路３８のプラス出力epおよび
マイナス出力emは共に接地電位となる。したが
つてこの場合、トランジスタ３９ａ，３９ｂの各
エミツタ電位は共に略接地電位となるから、トラ
ンジスタ１９ａのエミツタ電位は略Vz、またト
ランジスタ１９ｂのエミツタ電位は略−Vzとな
る。したがつてこの場合、パルス信号e7のハイレ
ベルは略＋Vz、ローレベルは略−Vzとなる。一
方、パルス信号e5の変調度が正方向または負方向
に増加すると、負荷電流ILが正また負方向に増加
し、これによつて整流回路３８のプラス出力ep
およびマイナス出力emが対称的に増加する。こ
のため、トランジスタ３９ａのエミツタ電圧は上
昇し、トランジスタ３９ｂのエミツタ電位は低下
する。したがつてこれに応じてパルス信号e7のハ
イレベルは正方向に、また同信号e7のローレベル
は負方向に各々増加する。このように、この実施
例によれば、パルス電力増幅段１を駆動するため
のパルス信号e7の振幅をパルス信号e5の変調度に
応じて、すなわち増幅すべきアナログ信号の信号
レベルあるいは負荷電流の大きさに応じて、常に
最適状態となるように変化させることができる。
と、まず無変調時の場合は、信号e9は接地電位に
なるから、整流回路３８のプラス出力epおよび
マイナス出力emは共に接地電位となる。したが
つてこの場合、トランジスタ３９ａ，３９ｂの各
エミツタ電位は共に略接地電位となるから、トラ
ンジスタ１９ａのエミツタ電位は略Vz、またト
ランジスタ１９ｂのエミツタ電位は略−Vzとな
る。したがつてこの場合、パルス信号e7のハイレ
ベルは略＋Vz、ローレベルは略−Vzとなる。一
方、パルス信号e5の変調度が正方向または負方向
に増加すると、負荷電流ILが正また負方向に増加
し、これによつて整流回路３８のプラス出力ep
およびマイナス出力emが対称的に増加する。こ
のため、トランジスタ３９ａのエミツタ電圧は上
昇し、トランジスタ３９ｂのエミツタ電位は低下
する。したがつてこれに応じてパルス信号e7のハ
イレベルは正方向に、また同信号e7のローレベル
は負方向に各々増加する。このように、この実施
例によれば、パルス電力増幅段１を駆動するため
のパルス信号e7の振幅をパルス信号e5の変調度に
応じて、すなわち増幅すべきアナログ信号の信号
レベルあるいは負荷電流の大きさに応じて、常に
最適状態となるように変化させることができる。
次に、この実施例におけるツエナーダイオード
４０ａ，４０ｂのツエナー電圧VZ、抵抗１５の
抵抗値Rs、および増幅器２９の利得の決定法に
ついて説明する。まず、第６図はパルス電力増幅
段１の正電源側回路の動作特性を示す図で、この
図において実線ＡはMOSパワーFET２４ａの伝
達特性（VGS−ID特性）を示し、また、実線Ｂお
よび実線B′は各々パルス信号e7の正側半分の最小
振幅時の波形、最大振幅時の波形を各々示してい
る。なお、パルス電力増幅段１の負電源側回路の
動作特性は、この第６図に示すものと対称になる
が図示は省略する。
４０ａ，４０ｂのツエナー電圧VZ、抵抗１５の
抵抗値Rs、および増幅器２９の利得の決定法に
ついて説明する。まず、第６図はパルス電力増幅
段１の正電源側回路の動作特性を示す図で、この
図において実線ＡはMOSパワーFET２４ａの伝
達特性（VGS−ID特性）を示し、また、実線Ｂお
よび実線B′は各々パルス信号e7の正側半分の最小
振幅時の波形、最大振幅時の波形を各々示してい
る。なお、パルス電力増幅段１の負電源側回路の
動作特性は、この第６図に示すものと対称になる
が図示は省略する。
以下、前記正電源側回路の動作特性を参照して
説明を進めると、まずパルス信号e7の無変調時の
ハイレベルは、MOSパワーFET２４ａをかろう
じて飽和させるゲート電圧VGS1に等しければよい
から、ツエナーダイオード４０ａのツエナー電圧
VZは略このゲート電圧VGS1に等しい値に設定す
ればよい。次に、変調度が高い場合のパルス信号
e7のハイレベルは、その時点の負荷電流IL、すな
わちその時点で必要とされるMOSパワーFET２
４ａのドレイン電流IDを流すに足る必要最小限の
ゲート電圧VGSに設定すれば一番効率が良くな
る。ここで、MOSパワーFET２４ａの相互コン
ダクタンスgmと、ゲート電圧VGSとドレイン電流
IDとの間には、 gm＝△ID／△VGS ……(1) なる関係があるから、前記必要最小限のゲート電
圧VGSは、 VGS＝ID／gm ……(2) となる。一方パルス信号epの変化分すなわちゲ
ート電圧VGSの変化分は、整流回路３８のプラス
出力epの変化分に等しく、このプラス出力epと負
荷電流ILとの間には、 ep＝RS・IL・R2／R1 ……(3) なる関係がある。したがつて、負荷電流ILとドレ
イン電流IDが等しいとすれば、(2)、(3)式から、 RS・ID・R2／R1＝ID／gm RS・R2／R1＝１／gm ……(4) が導き出される。したがつて、(4)式が満足される
ように抵抗値R1・R2およびRSを各々設定すれば
パルス電力増幅段１を最も効率よく駆動すること
ができる。
説明を進めると、まずパルス信号e7の無変調時の
ハイレベルは、MOSパワーFET２４ａをかろう
じて飽和させるゲート電圧VGS1に等しければよい
から、ツエナーダイオード４０ａのツエナー電圧
VZは略このゲート電圧VGS1に等しい値に設定す
ればよい。次に、変調度が高い場合のパルス信号
e7のハイレベルは、その時点の負荷電流IL、すな
わちその時点で必要とされるMOSパワーFET２
４ａのドレイン電流IDを流すに足る必要最小限の
ゲート電圧VGSに設定すれば一番効率が良くな
る。ここで、MOSパワーFET２４ａの相互コン
ダクタンスgmと、ゲート電圧VGSとドレイン電流
IDとの間には、 gm＝△ID／△VGS ……(1) なる関係があるから、前記必要最小限のゲート電
圧VGSは、 VGS＝ID／gm ……(2) となる。一方パルス信号epの変化分すなわちゲ
ート電圧VGSの変化分は、整流回路３８のプラス
出力epの変化分に等しく、このプラス出力epと負
荷電流ILとの間には、 ep＝RS・IL・R2／R1 ……(3) なる関係がある。したがつて、負荷電流ILとドレ
イン電流IDが等しいとすれば、(2)、(3)式から、 RS・ID・R2／R1＝ID／gm RS・R2／R1＝１／gm ……(4) が導き出される。したがつて、(4)式が満足される
ように抵抗値R1・R2およびRSを各々設定すれば
パルス電力増幅段１を最も効率よく駆動すること
ができる。
以上の説明から明らかなようにこの発明による
パルス幅変調増幅回路は、負荷に流れる負荷電流
のレベルを検出するレベル検出回路と、増幅すべ
きアナログ信号の信号レベルに応じてパルス幅変
調されたパルス信号を入力しこのパルス信号の振
幅を前記レベル検出回路の検出出力に応じて変化
させて出力する振幅制御回路と、この振幅制御回
路が出力するパルス信号によつて駆動され同パル
ス信号を電力増幅して出力するパルス電力増幅段
とを各々設けて構成したので、パルス電力増幅段
を、パルス電力増幅段を駆動するパルス信号が負
荷電流の大小に応じて振幅変調され、パルス電力
増幅段の駆動電圧を、入力アナログ信号レベルの
増減のみならず、スピーカ等の負荷のインピーダ
ンス変動に対しても、常に最適化することが可能
になり、これによつて電力効率が一層向上される
と共に出力トランジスタのスイツチング特性が改
善され、この結果として出力トランジスタのコレ
クタ損失が低減されまた縦電流の発生が防止され
る。
パルス幅変調増幅回路は、負荷に流れる負荷電流
のレベルを検出するレベル検出回路と、増幅すべ
きアナログ信号の信号レベルに応じてパルス幅変
調されたパルス信号を入力しこのパルス信号の振
幅を前記レベル検出回路の検出出力に応じて変化
させて出力する振幅制御回路と、この振幅制御回
路が出力するパルス信号によつて駆動され同パル
ス信号を電力増幅して出力するパルス電力増幅段
とを各々設けて構成したので、パルス電力増幅段
を、パルス電力増幅段を駆動するパルス信号が負
荷電流の大小に応じて振幅変調され、パルス電力
増幅段の駆動電圧を、入力アナログ信号レベルの
増減のみならず、スピーカ等の負荷のインピーダ
ンス変動に対しても、常に最適化することが可能
になり、これによつて電力効率が一層向上される
と共に出力トランジスタのスイツチング特性が改
善され、この結果として出力トランジスタのコレ
クタ損失が低減されまた縦電流の発生が防止され
る。
第１図は従来のパルス幅変調増幅回路における
パルス電力増幅段の一構成例を示す回路図、第２
図は同パルス電力増幅段の動作を説明するための
波形図、第３図はこの発明によるパルス幅変調増
幅回路の原理構成を示すブロツク図、第４図は同
原理構成における回路動作を説明するための波形
図、第５図はこの発明の一実施例の構成を示す回
路図、第６図は同実施例におけるパルス電力増幅
段の動作特性を示す特性図である。 １……パルス電力増幅段、１１……パルス幅変
調回路、１３……振幅制御回路、１５……レベル
検出回路（抵抗）。
パルス電力増幅段の一構成例を示す回路図、第２
図は同パルス電力増幅段の動作を説明するための
波形図、第３図はこの発明によるパルス幅変調増
幅回路の原理構成を示すブロツク図、第４図は同
原理構成における回路動作を説明するための波形
図、第５図はこの発明の一実施例の構成を示す回
路図、第６図は同実施例におけるパルス電力増幅
段の動作特性を示す特性図である。 １……パルス電力増幅段、１１……パルス幅変
調回路、１３……振幅制御回路、１５……レベル
検出回路（抵抗）。
Claims (1)
- 【特許請求の範囲】 １ 負荷に流れる負荷電流のレベルを検出するレ
ベル検出回路と、 増幅すべきアナログ信号の信号レベルに応じて
パルス幅変調されたパルス信号を入力しこのパル
ス信号の振幅を前記レベル検出回路の検出出力に
応じて変化させて出力する振幅制御回路と、 この振幅制御回路が出力するパルス信号によつ
て駆動され同パルス信号を電力増幅して出力する
パルス電力増幅段と を具備してなることを特徴とするパルス幅変調増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151294A JPS5940713A (ja) | 1982-08-31 | 1982-08-31 | パルス幅変調増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151294A JPS5940713A (ja) | 1982-08-31 | 1982-08-31 | パルス幅変調増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940713A JPS5940713A (ja) | 1984-03-06 |
| JPH04407B2 true JPH04407B2 (ja) | 1992-01-07 |
Family
ID=15515534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57151294A Granted JPS5940713A (ja) | 1982-08-31 | 1982-08-31 | パルス幅変調増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940713A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314025A (ja) * | 1987-06-17 | 1988-12-22 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換器 |
| JP3633541B2 (ja) | 2001-10-10 | 2005-03-30 | ヤマハ株式会社 | フィルタコイル、ローパスフィルタ及びｂｔｌ出力方式ｄ級アンプ |
| JP5038973B2 (ja) * | 2008-05-16 | 2012-10-03 | シャープ株式会社 | 音声出力装置及び音声出力方法 |
| EP3343766A4 (en) | 2015-08-24 | 2019-07-17 | Yamaha Corporation | SIGNAL PROCESSING DEVICE AND SPEAKER DEVICE |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535502A (en) * | 1978-09-05 | 1980-03-12 | Oki Electric Ind Co Ltd | Base driving circuit of pulse width modulation switching amplifier transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55100323U (ja) * | 1978-12-29 | 1980-07-12 |
-
1982
- 1982-08-31 JP JP57151294A patent/JPS5940713A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535502A (en) * | 1978-09-05 | 1980-03-12 | Oki Electric Ind Co Ltd | Base driving circuit of pulse width modulation switching amplifier transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5940713A (ja) | 1984-03-06 |
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