JPH0440115A - ＢｉＣＭＯＳ型インバータ論理回路 - Google Patents
ＢｉＣＭＯＳ型インバータ論理回路Info
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- JPH0440115A JPH0440115A JP2147678A JP14767890A JPH0440115A JP H0440115 A JPH0440115 A JP H0440115A JP 2147678 A JP2147678 A JP 2147678A JP 14767890 A JP14767890 A JP 14767890A JP H0440115 A JPH0440115 A JP H0440115A
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- whose
- transistor
- turned
- logic circuit
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- 238000009413 insulation Methods 0.000 claims description 2
- 230000002411 adverse Effects 0.000 abstract description 2
- 230000004888 barrier function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＢ五〇ＭＯＳインバータ論理回路に閤する。
第３図はＢｉＣＭＯＳインバータ論理回路の従来例の回
路図である。
路図である。
このＢ五ＣＭＯＳインバータ論理回路は、入力端子１と
、出力端子２と、電源端子３と、接地端子４と、ゲート
が入力端子１に接続され、ソースが電源端子３に接続さ
れたＰ型ＭＯＳトランジスタ５と、ゲートが入力端子１
に接続され、ドレインがＰ型ＭＯＳトランジスタ５のド
レインに接続され、ソースが接地端子４に接続されたｎ
型ＭＯＳトランジスタ６と、一端が接地された抵抗１０
と、ゲートが入力端子１に接続され、ドレインが出力端
子２に接続され、ソースが抵抗１０の他端に接続された
ｎ！ｌＭＯＳトランジスタ７と、ベースがＰ型ＭｏＳト
ランジスタ５のドレインに接続され、コレクタが電源端
子３に接続され、エミッタが出力端子２に接続されたｎ
ｐｎ型バイポーラトランジスタ８と、ベースがｎ型ＭＯ
Ｓトランジスタ７のソースに接続され、コレクタが出力
端子２に接続され、エミッタが接地端子４に接続されｎ
Ｐｎ型バイポーラトランジスタ９で構成されている。
、出力端子２と、電源端子３と、接地端子４と、ゲート
が入力端子１に接続され、ソースが電源端子３に接続さ
れたＰ型ＭＯＳトランジスタ５と、ゲートが入力端子１
に接続され、ドレインがＰ型ＭＯＳトランジスタ５のド
レインに接続され、ソースが接地端子４に接続されたｎ
型ＭＯＳトランジスタ６と、一端が接地された抵抗１０
と、ゲートが入力端子１に接続され、ドレインが出力端
子２に接続され、ソースが抵抗１０の他端に接続された
ｎ！ｌＭＯＳトランジスタ７と、ベースがＰ型ＭｏＳト
ランジスタ５のドレインに接続され、コレクタが電源端
子３に接続され、エミッタが出力端子２に接続されたｎ
ｐｎ型バイポーラトランジスタ８と、ベースがｎ型ＭＯ
Ｓトランジスタ７のソースに接続され、コレクタが出力
端子２に接続され、エミッタが接地端子４に接続されｎ
Ｐｎ型バイポーラトランジスタ９で構成されている。
次に、この回路の動作を説明する。
入力端子１にハイレベル（以下Ｈレベルと称す。
４．３Ｖ以上）の入力電圧を印加すると、ｎ型ＭＯＳト
ランジスタ６．７がオン状態となり、次段の配線容量と
負荷容量を引き抜くことでｎ２ＭＯｓトランジスタ７を
通してバイポーラトランジスタ９のベースに電流を供給
し、バイポーラトランジスタ９はオン状態となり、また
、ｎ型ＭＯＳトランジスタ６を通してバイポーラトラン
ジスタ８のベース電荷が引き抜かれバイポーラトランジ
スタ８はオフ状態となり、出力端子２はロウレベル（以
下“し”レベルと称す）となる。
ランジスタ６．７がオン状態となり、次段の配線容量と
負荷容量を引き抜くことでｎ２ＭＯｓトランジスタ７を
通してバイポーラトランジスタ９のベースに電流を供給
し、バイポーラトランジスタ９はオン状態となり、また
、ｎ型ＭＯＳトランジスタ６を通してバイポーラトラン
ジスタ８のベース電荷が引き抜かれバイポーラトランジ
スタ８はオフ状態となり、出力端子２はロウレベル（以
下“し”レベルと称す）となる。
次に、入力端子１に“Ｌ″レベル０．７Ｖ以下）の入力
電圧を印加すると、Ｐ型ＭＯＳトランジスタ５がオン状
態となり、Ｐ型ＭＯＳトランジスタ５を通してバイポー
ラトランジスタ８にベース電流を供給し、バイポーラト
ランジスタ８をオン状態にし、またｎ型ＭＯ８ｌ−ラン
ジスタロ、７はオフ状態となり、バイポーラトランジス
タ９にベース電流が供給されず、トランジスタ９はオフ
状態となり出力端子２は“Ｈ”レベルとなる。
電圧を印加すると、Ｐ型ＭＯＳトランジスタ５がオン状
態となり、Ｐ型ＭＯＳトランジスタ５を通してバイポー
ラトランジスタ８にベース電流を供給し、バイポーラト
ランジスタ８をオン状態にし、またｎ型ＭＯ８ｌ−ラン
ジスタロ、７はオフ状態となり、バイポーラトランジス
タ９にベース電流が供給されず、トランジスタ９はオフ
状態となり出力端子２は“Ｈ”レベルとなる。
第３図の回路は以上説明したように入力端子１に“Ｈ”
レベルが印加されれば出力端子２は“し”レベルとなり
、入力端子１に“Ｌ″レベル印加されれば出力端子２は
“Ｈ”レベルとなるインバータ論理回路を示している。
レベルが印加されれば出力端子２は“し”レベルとなり
、入力端子１に“Ｌ″レベル印加されれば出力端子２は
“Ｈ”レベルとなるインバータ論理回路を示している。
上述した従来のＢ五ＣＭＯＳインバータ論理回路は、出
力が“Ｈ”レベルから“Ｌ″レベル変化する時、アンダ
ーシュートが起こると、出力端子３の電位がＢａ ＣＭ
Ｏ８論理回路における通常の″し”レベル（０，３Ｖ）
よりも小さくなり、このとき入力端子１に“し”レベル
の入力電圧を印加すると、アンダーシュートした分だけ
の充電時間を必要とするため、出力信号のスイッチング
速度が通常より遅くなってしまうという欠点がある。
力が“Ｈ”レベルから“Ｌ″レベル変化する時、アンダ
ーシュートが起こると、出力端子３の電位がＢａ ＣＭ
Ｏ８論理回路における通常の″し”レベル（０，３Ｖ）
よりも小さくなり、このとき入力端子１に“し”レベル
の入力電圧を印加すると、アンダーシュートした分だけ
の充電時間を必要とするため、出力信号のスイッチング
速度が通常より遅くなってしまうという欠点がある。
本発明の目的は、スイッチング速度の遅延時開が改善さ
れたＢ五〇ＭＯ８論理回路を提供することである。
れたＢ五〇ＭＯ８論理回路を提供することである。
本発明のＢＬＣＭＯＳインバータ論理回路は、入力端子
と、出力端子と、接地端子と、ゲートが入力端子に接続
され、ソースが高位側電圧源に接続された第１の導電型
の第１の絶縁効果型トランジスタと、ゲートが入力端子
に接続され、ドレインが出力端子に接続された第２の導
電型の第２の絶縁効果型トランジスタと、コレクタが高
位側電圧源に接続され、ベースが第１の絶縁効果型トラ
ンジスタのドレインに接続され、エミッタが出力端子に
接続された第１のバイポーラトランジスタとベースが第
２の絶縁効果型トランジスタのソースに接続され、エミ
ッタが接地端子に接続され、コレクタが第１のバイポー
ラトランジスタのエミッタに接続された第２のバイポー
ラトランジスタとで構成されるＢＪ ＣＭＯ８型Ｏ８バ
ータ論理回路において、 第３のバイポーラトランジスタと、アノードが第３のバ
イポーラトランジスタのエミッタに接続され、カソード
が出力端子に接続された整流素子と、第３のバイポーラ
トランジスタのベースと接地端子の間に設けられ、前記
出力端子がＯＶ以下になると第３のバイポーラトランジ
スタをオンさせるレベルシフト素子と、高位側電圧源と
第３のバイポーラトランジスタのコレクタと第１のバイ
ポーラトランジスタのベースに接続され、第３のバイポ
ーラトランジスタがオンすると、第１のバイポーラトラ
ンジスタにベース電流を供給し、第１のバイポーラトラ
ンジスタをオンさせる制御回路を備えたことを特徴とす
る。
と、出力端子と、接地端子と、ゲートが入力端子に接続
され、ソースが高位側電圧源に接続された第１の導電型
の第１の絶縁効果型トランジスタと、ゲートが入力端子
に接続され、ドレインが出力端子に接続された第２の導
電型の第２の絶縁効果型トランジスタと、コレクタが高
位側電圧源に接続され、ベースが第１の絶縁効果型トラ
ンジスタのドレインに接続され、エミッタが出力端子に
接続された第１のバイポーラトランジスタとベースが第
２の絶縁効果型トランジスタのソースに接続され、エミ
ッタが接地端子に接続され、コレクタが第１のバイポー
ラトランジスタのエミッタに接続された第２のバイポー
ラトランジスタとで構成されるＢＪ ＣＭＯ８型Ｏ８バ
ータ論理回路において、 第３のバイポーラトランジスタと、アノードが第３のバ
イポーラトランジスタのエミッタに接続され、カソード
が出力端子に接続された整流素子と、第３のバイポーラ
トランジスタのベースと接地端子の間に設けられ、前記
出力端子がＯＶ以下になると第３のバイポーラトランジ
スタをオンさせるレベルシフト素子と、高位側電圧源と
第３のバイポーラトランジスタのコレクタと第１のバイ
ポーラトランジスタのベースに接続され、第３のバイポ
ーラトランジスタがオンすると、第１のバイポーラトラ
ンジスタにベース電流を供給し、第１のバイポーラトラ
ンジスタをオンさせる制御回路を備えたことを特徴とす
る。
出力電圧が接地電圧ｏＶ以下の場合、第３のバイポーラ
トランジスタはオン状態となる。これにより、第１のバ
イポーラトランジスタがオン状態となり、第１のバイポ
ーラトランジスタにベース電流が供給される。そうすれ
ば第１のバイポーラトランジスタはオン状態となり出力
端子に大電流を流し込むので出力電圧のアンダーシュー
トは急速に充電される。出力電圧がＯＶ以上になると、
第３のバイポーラトランジスタはオフ状態となり、従来
のインバータ回路と同様の動作となる。
トランジスタはオン状態となる。これにより、第１のバ
イポーラトランジスタがオン状態となり、第１のバイポ
ーラトランジスタにベース電流が供給される。そうすれ
ば第１のバイポーラトランジスタはオン状態となり出力
端子に大電流を流し込むので出力電圧のアンダーシュー
トは急速に充電される。出力電圧がＯＶ以上になると、
第３のバイポーラトランジスタはオフ状態となり、従来
のインバータ回路と同様の動作となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例のＢ五〇ＭＯＳインバー
タ論理回路の回路図である。
タ論理回路の回路図である。
このＢｉＣＭＯＳインバータ論理回路は、第３図のイン
バータ論理回路に、ソースが電源端子３に、ドレインが
ｎｐｎバイポーラトランジスタ８のベースに接続された
Ｐ型トランジスタ１２と、電源端子３とＰ型トランジス
タ１２のゲート閑に接続された抵抗１６と、電源端子３
に一端が接続された抵抗１７と、アノードが抵抗１７の
他端に接続されたＰＮダイオード１４と、アノードがＰ
Ｎダイオード１４のカソードに、カソードが接地端子４
に接続されたショットキバリアダイオード１５と、コレ
クタが抵抗１６の他端に、ベースがＰＮダイオード１４
のアノードに接続されたｎｐｎ型バイポーラトランジス
タ１１と、アノードがバイポーラトランジスタ１１のエ
ミッタに、カソードが出力端子２に接続されたショット
キバリアダイオード１３とが付加されて構成されている
。
バータ論理回路に、ソースが電源端子３に、ドレインが
ｎｐｎバイポーラトランジスタ８のベースに接続された
Ｐ型トランジスタ１２と、電源端子３とＰ型トランジス
タ１２のゲート閑に接続された抵抗１６と、電源端子３
に一端が接続された抵抗１７と、アノードが抵抗１７の
他端に接続されたＰＮダイオード１４と、アノードがＰ
Ｎダイオード１４のカソードに、カソードが接地端子４
に接続されたショットキバリアダイオード１５と、コレ
クタが抵抗１６の他端に、ベースがＰＮダイオード１４
のアノードに接続されたｎｐｎ型バイポーラトランジス
タ１１と、アノードがバイポーラトランジスタ１１のエ
ミッタに、カソードが出力端子２に接続されたショット
キバリアダイオード１３とが付加されて構成されている
。
ここで、ショットキバリアダイオード１３は、出力端子
２が“Ｈ”レベルになった時トランジスタ１１のエミッ
タに電流が流入し、ブレイクダウンが起るのを防止する
ため、すなわち耐圧のために設けられている。通常のダ
イオードよりもショットキバリアダイオードの方が耐圧
に関して優れているからである。
２が“Ｈ”レベルになった時トランジスタ１１のエミッ
タに電流が流入し、ブレイクダウンが起るのを防止する
ため、すなわち耐圧のために設けられている。通常のダ
イオードよりもショットキバリアダイオードの方が耐圧
に関して優れているからである。
ショットキバリアダイオード１３．１５のＶｆをｏ、４
Ｖ、’ｊイｌｒ−ド１４（７）Ｖｆをｏ、８Ｖとｔ８と
、トランジスタ１１のベース電位は接地端子４より＋１
．２ｖ高い。トランジスタ１１およびショットキバリア
ダイオード１３がオンするためには、トランジスタ１１
のＶｆ＝０．８Ｖとすると、トランジスタ１１のベース
とショットキバリアダイオード１３のカソード間に１．
２■が必要である。出力電圧（出力端子２）が接地端子
４よりも高いレベルにあると、上記１，２ｖは供給され
ず、トランジスタ１１とショットキバリアダイオード１
３はオフの状態にあるが、出力電圧が接地電圧Ｏ■以下
になるとバイポーラトランジスタ１１にｖｆ−〇、８ｖ
がたち、バイポーラトランジスタ１１はオン状態となる
。これにより、抵抗１６＝１にΩに０．７ｍ八以上の電
流が流れ、０．７ｖの電位差が生じＰ型ＭＯＳトランジ
スタ１２がオン状態となり、バイポーラトランジスタ８
にベース１！流が供給される。そうすればバイポーラト
ランジスタ８はオン状態となり出力端子２に大電流を流
し込むので出力電圧のアンダーシュートは急速に充電さ
れる。
Ｖ、’ｊイｌｒ−ド１４（７）Ｖｆをｏ、８Ｖとｔ８と
、トランジスタ１１のベース電位は接地端子４より＋１
．２ｖ高い。トランジスタ１１およびショットキバリア
ダイオード１３がオンするためには、トランジスタ１１
のＶｆ＝０．８Ｖとすると、トランジスタ１１のベース
とショットキバリアダイオード１３のカソード間に１．
２■が必要である。出力電圧（出力端子２）が接地端子
４よりも高いレベルにあると、上記１，２ｖは供給され
ず、トランジスタ１１とショットキバリアダイオード１
３はオフの状態にあるが、出力電圧が接地電圧Ｏ■以下
になるとバイポーラトランジスタ１１にｖｆ−〇、８ｖ
がたち、バイポーラトランジスタ１１はオン状態となる
。これにより、抵抗１６＝１にΩに０．７ｍ八以上の電
流が流れ、０．７ｖの電位差が生じＰ型ＭＯＳトランジ
スタ１２がオン状態となり、バイポーラトランジスタ８
にベース１！流が供給される。そうすればバイポーラト
ランジスタ８はオン状態となり出力端子２に大電流を流
し込むので出力電圧のアンダーシュートは急速に充電さ
れる。
出力電圧が○Ｖ以上になるとバイポーラトランジスタ１
１はオン状態となり、従来のインバータ論理回路と同様
に動作となる。
１はオン状態となり、従来のインバータ論理回路と同様
に動作となる。
第２図は本発明の第２の実施例の８１ＣＭＯＳインバー
タ論理回路の回路図である。
タ論理回路の回路図である。
本実施例では第１図に示すＰ型ＭＯＳトランジスタ１２
と抵抗１６に代わりｐｎｐ型バイボーラトランジスタ１
８が配置されている。本実施例も第１の実施例と同等の
動作を行う。
と抵抗１６に代わりｐｎｐ型バイボーラトランジスタ１
８が配置されている。本実施例も第１の実施例と同等の
動作を行う。
以上説明したように本発明は、第３のバイポーラトラン
ジスタと整流素子とレベルシフト素子と制御回路を設け
、出力電圧がＯ■以上になると、第１のバイポーラトラ
ンジスタをオンさせることにより、出力電圧がＯＶ以下
になると出力端子に大電流を供給することができるため
、出力アンダーシュートが発生しても瞬時に回復し、ス
イッチング速度には悪影響を与えないインバータ回路が
得られる効果がある。
ジスタと整流素子とレベルシフト素子と制御回路を設け
、出力電圧がＯ■以上になると、第１のバイポーラトラ
ンジスタをオンさせることにより、出力電圧がＯＶ以下
になると出力端子に大電流を供給することができるため
、出力アンダーシュートが発生しても瞬時に回復し、ス
イッチング速度には悪影響を与えないインバータ回路が
得られる効果がある。
第１図は本発明の第１の実施例のＢ五ＣＭＯ８型インバ
ータ論理回路の回路図、第２図は本発明の第２の実施例
のＢＬＣＭＯ８型インバータ論理回路の回路図、第３図
はＢｉ ＣＭＯ８型Ｏ８バータ論理回路の従来例の回路
図である。 １・・・入力端子、２・・・出力端子、３・・・電源端
子、４・・・接地端子、５・・・Ｐ型ＭＯＳトランジス
タ、６゜７−ｎ ｌ Ｍ ＯＳ トランジスタ、８．９
．Ｌｌ−・・バイポーラトランジスタ、１３．１５・・
・ショットキバリアダイオード、１４・・・ＰＮダイオ
ード、１０゜１６．１７・・・抵抗、１８・・・ｐｎｐ
型バイポーラトランジスタ。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 晋 第１図 １％３ｇｌ 第２図
ータ論理回路の回路図、第２図は本発明の第２の実施例
のＢＬＣＭＯ８型インバータ論理回路の回路図、第３図
はＢｉ ＣＭＯ８型Ｏ８バータ論理回路の従来例の回路
図である。 １・・・入力端子、２・・・出力端子、３・・・電源端
子、４・・・接地端子、５・・・Ｐ型ＭＯＳトランジス
タ、６゜７−ｎ ｌ Ｍ ＯＳ トランジスタ、８．９
．Ｌｌ−・・バイポーラトランジスタ、１３．１５・・
・ショットキバリアダイオード、１４・・・ＰＮダイオ
ード、１０゜１６．１７・・・抵抗、１８・・・ｐｎｐ
型バイポーラトランジスタ。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 晋 第１図 １％３ｇｌ 第２図
Claims (1)
- 【特許請求の範囲】 １、入力端子（１）と、出力端子（２）と、接地端子（
４）と、ゲートが入力端子（１）に接続され、ソースが
高位側電圧源（３）に接続された第１の導電型の第１の
絶縁効果型トランジスタ（５）と、ゲートが入力端子（
１）に接続され、ドレインが出力端子（２）に接続され
た第２の導電型の第２の絶縁効果型トランジスタ（７）
と、コレクタが高位側電圧源に接続され、ベースが第１
の絶縁効果型トランジスタ（５）のドレインに接続され
、エミッタが出力端子（２）に接続された第１のバイポ
ーラトランジスタ（８）と、ベースが第２の絶縁効果型
トランジスタ（７）のソースに接続され、エミッタが接
地端子（４）に接続され、コレクタが第１のバイポーラ
トランジスタ（８）のエミッタに接続された第２のバイ
ポーラトランジスタ（９）とで構成されるＢｉＣＭＯＳ
型インバータ論理回路において、 第３のバイポーラトランジスタ（１１）と、アノードが
第３のバイポーラトランジスタ（１１）のエミッタに接
続され、カソードが出力端子（２）に接続された整流素
子（１３）と、 第３のバイポーラトランジスタ（１１）のベースと接地
端子（４）の間に設けられ、前記出力端子（２）がＯＶ
以下になると第３のバイポーラトランジスタ（１１）を
オンさせるレベルシフト素子（１４、１５）と、 高位側電圧源（３）と第３のバイポーラトランジスタ（
１１）のコレクタと第１のバイポーラトランジスタ（８
）のベースに接続され、第３のバイポーラトランジスタ
（１１）がオンすると、第１のバイポーラトランジスタ
（８）にベース電流を供給し、第１のバイポーラトラン
ジスタ（８）をオンさせる制御回路（１２、１６、１８
）を備えたことを特徴とするＢｉＣＭＯＳインバータ論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147678A JPH0440115A (ja) | 1990-06-06 | 1990-06-06 | ＢｉＣＭＯＳ型インバータ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147678A JPH0440115A (ja) | 1990-06-06 | 1990-06-06 | ＢｉＣＭＯＳ型インバータ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440115A true JPH0440115A (ja) | 1992-02-10 |
Family
ID=15435806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147678A Pending JPH0440115A (ja) | 1990-06-06 | 1990-06-06 | ＢｉＣＭＯＳ型インバータ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921638A2 (en) * | 1997-12-05 | 1999-06-09 | Texas Instruments Deutschland Gmbh | Bus driver circuit |
-
1990
- 1990-06-06 JP JP2147678A patent/JPH0440115A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921638A2 (en) * | 1997-12-05 | 1999-06-09 | Texas Instruments Deutschland Gmbh | Bus driver circuit |
| EP0921638B1 (en) * | 1997-12-05 | 2003-05-21 | Texas Instruments Deutschland Gmbh | Bus driver circuit |
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