JPH0438568Y2 - - Google Patents

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JPH0438568Y2
JPH0438568Y2 JP17108986U JP17108986U JPH0438568Y2 JP H0438568 Y2 JPH0438568 Y2 JP H0438568Y2 JP 17108986 U JP17108986 U JP 17108986U JP 17108986 U JP17108986 U JP 17108986U JP H0438568 Y2 JPH0438568 Y2 JP H0438568Y2
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collector
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【考案の詳細な説明】 〔考案の産業上の利用分野〕 本考案は、低電圧電源(1V前後)に好適な入
力インピーダンスの高い反転型差動増幅回路に関
するものである。
[Detailed Description of the Invention] [Industrial Application Field of the Invention] The present invention relates to an inverting differential amplifier circuit with high input impedance suitable for low voltage power supplies (approximately 1V).

〔考案が解決しようとする問題点〕[Problem that the invention attempts to solve]

一般的に、非反転型の差動増幅回路が用いられ
ているが低電圧電源は、入力ダイナミツクレンジ
が小さくなり使えない。この点を解消するものと
して反転型差動増幅回路が用いられている。
Generally, non-inverting differential amplifier circuits are used, but low-voltage power supplies cannot be used because the input dynamic range is small. To solve this problem, an inverting differential amplifier circuit is used.

第3図は、一般的な反転型差動増幅回路を示し
ている。1は差動増幅回路であつて、その非反転
端子に基準電圧源2が接続され、反転入力端子に
は抵抗R1とR2が接続され、抵抗R1の他端が入力
端子4に接続され、抵抗R2の他端が出力端子6
に接続される。3はバイアス電圧源であり、6は
出力端子である。
FIG. 3 shows a general inverting differential amplifier circuit. 1 is a differential amplifier circuit, a reference voltage source 2 is connected to its non-inverting terminal, resistors R 1 and R 2 are connected to its inverting input terminal, and the other end of resistor R 1 is connected to input terminal 4. and the other end of resistor R2 is output terminal 6.
connected to. 3 is a bias voltage source, and 6 is an output terminal.

第3図に於いて、入力端子4から非反転端子に
流れる信号電流をI1とすると、次式が成り立つ。
In FIG. 3, if the signal current flowing from the input terminal 4 to the non-inverting terminal is I1 , the following equation holds true.

I1=VIN−VREF/R1 ……(1) (VIN:入力電圧、VREF:基準電圧源2の電圧) 又、出力電圧VOUTは、次のように示される。 I 1 =V IN −V REF /R 1 (1) (V IN : input voltage, V REF : voltage of reference voltage source 2) Further, the output voltage V OUT is expressed as follows.

VOUT=VREF−R2/R1(VIN−VREF) =−R2/R1VIN+(1+R2/R1)VREF ……(2) 斯かる反転型差動増幅回路では、(1)式に示すよ
うに抵抗R1に流れ込み電流I1が必要であり、入力
端子4から見ると、抵抗R1が負荷となり、入力
側に接続される回路のインピーダンスが大きい回
路では使用できない。即ち、(2)式から明らかなよ
うに入力側に接続された回路のインピーダンスに
相当する抵抗R1が非常に大きくなると、出力電
圧VOUTが小さくなり、反転型増幅回路の利得が
小さくなる原因となる。
V OUT =V REF −R 2 /R 1 (V IN −V REF ) = −R 2 /R 1 V IN + (1 + R 2 /R 1 )V REF ...(2) Such an inverting differential amplifier circuit Then, as shown in equation (1), a current I 1 is required to flow into the resistor R 1 , and when viewed from the input terminal 4, the resistor R 1 becomes a load, and in a circuit where the impedance of the circuit connected to the input side is large, I can not use it. In other words, as is clear from equation (2), when the resistance R 1 corresponding to the impedance of the circuit connected to the input side becomes extremely large, the output voltage V OUT becomes small, which causes the gain of the inverting amplifier circuit to become small. becomes.

〔考案の目的〕[Purpose of invention]

本考案の目的は、高入力インピーダンスな特性
を有する反転型差動増幅回路を提供するにある。
An object of the present invention is to provide an inverting differential amplifier circuit having high input impedance characteristics.

本考案の目的は、低電圧源に適した高入力イン
ピーダンスな特性を有する反転型差動増幅回路を
提供するにある。
An object of the present invention is to provide an inverting differential amplifier circuit having high input impedance characteristics suitable for low voltage sources.

〔考案の実施例〕[Example of idea]

第1図及び第2図に基づき、本考案に係る反転
型差動増幅回路について説明する。
An inverting differential amplifier circuit according to the present invention will be explained based on FIGS. 1 and 2.

第1図は、本考案の反転型差動増幅回路の一実
施例であり、第3図の反転型差動増幅回路に加え
シングルエンド化された出力を入力端子側に供給
される回路系9を具えている。
FIG. 1 shows an embodiment of the inverting differential amplifier circuit of the present invention. In addition to the inverting differential amplifier circuit of FIG. 3, a circuit system 9 is supplied with a single-ended output to the input terminal side. It is equipped with

第2図は、第1図をより具体的な回路で示した
回路図である。図に於いて、差動増幅回路1は差
動対トランジスタQ1,Q2と定電流源回路5から
なり、その能動負荷回路から互いに位相の反転し
た出力電流が導出される。能動負荷回路は、ダイ
オードD1とトランジスタQ3,Q4及びダイオード
D2とトランジスタQ5,Q6から夫々電流ミラー回
路が構成されている。トランジスタQ3のコレク
タがダイオードD3のアノードとトランジスタQ7
のベースに接続され、Q7のコレクタはトランジ
スタQ5のコレクタに接続されシングルエンド出
力化されている。又、トランジスタQ4のコレク
タはトランジスタQ8のコレクタに接続され、ト
ランジスタQ8のベースはダイオードD4のアノー
ドとトランジスタQ6のコレクタに接続され、同
様にシングルエンド出力化されている。ダイオー
ドD3とトランジスタQ7及びダイオードD4とトラ
ンジスタQ8は、夫々電流ミラー回路を構成して
いる。トランジスタQ1のベースと入力端子4間
に抵抗R1が接続され、トランジスタQ1のベース
とトランジスタQ5,Q7の共通接続されたコレク
タ間に帰還抵抗R2が接続されている。又、トラ
ンジスタQ4,Q8の共通接続されたコレクタが入
力端子4に接続される。トランジスタQ2のベー
スに基準電圧源2が接続され、入力端子4にバイ
アス電圧源3が接続されている。トランジスタ
Q5,Q7の共通接続されたコレクタが出力端子6
に接続されている。
FIG. 2 is a circuit diagram showing a more specific circuit of FIG. 1. In the figure, a differential amplifier circuit 1 consists of a differential pair of transistors Q 1 and Q 2 and a constant current source circuit 5, and output currents having inverted phases are derived from the active load circuit. The active load circuit consists of diode D 1 and transistors Q 3 , Q 4 and diodes.
A current mirror circuit is constructed from D 2 and transistors Q 5 and Q 6 , respectively. The collector of transistor Q 3 is the anode of diode D 3 and the transistor Q 7
The collector of Q7 is connected to the collector of transistor Q5 , making it a single-ended output. Further, the collector of the transistor Q 4 is connected to the collector of the transistor Q 8 , and the base of the transistor Q 8 is connected to the anode of the diode D 4 and the collector of the transistor Q 6 , so that a single-ended output is similarly provided. Diode D 3 and transistor Q 7 and diode D 4 and transistor Q 8 each constitute a current mirror circuit. A resistor R 1 is connected between the base of the transistor Q 1 and the input terminal 4, and a feedback resistor R 2 is connected between the base of the transistor Q 1 and the commonly connected collectors of the transistors Q 5 and Q 7 . Further, the commonly connected collectors of transistors Q 4 and Q 8 are connected to input terminal 4 . A reference voltage source 2 is connected to the base of the transistor Q 2 , and a bias voltage source 3 is connected to the input terminal 4 . transistor
The commonly connected collectors of Q 5 and Q 7 are output terminal 6.
It is connected to the.

バイアス電圧源3に重畳された入力電圧VIN
入力端子4に供給されると、能動負荷回路の出力
段のトランジスタQ3,Q4からは、ミラー電流
(I0+I1)が流れ、他方の能動負荷回路の出力段
のトランジスタQ5,Q6からは、ミラー電流(I0
−I1)が流れ出る。トランジスタQ6のコレクタか
らミラー電流(I0−I1)がダイオードD4に流れ込
む。ダイオードD4とミラー対をなすトランジス
タQ8のコレクタにはコレクタ電流(I0+I1)が流
れ込む。又、トランジスタQ4のコレクタからは、
ミラー電流(I0+I1)が流れ込む。その余剰電流
として抵抗R1に2I1の電流が流れ込み、抵抗R2
は2I1の電流が流れる。一方、第3図で示したよ
うに入力端子4から流れ込む入力電流I1は抵抗R2
に流れ込む。従つて、第1図と同様に第2図の実
施例では、抵抗R1に流れる2I1の電流が抵抗R2
流れ込むので、入力端子4からの入出力電流は略
零にすることができる。即ち、入力端子から見た
入力インピーダンスを高インピーダンスとするこ
とができる。一方、トランジスタQ5のコレクタ
からみミラー電流(I0−I1)が流れ出て、抵抗R2
から2I1の電流が流れ込み、トランジスタQ7のコ
レクタには(I0+I1)のミラー電流が流れるの
で、出力端子6には流れない。
When the input voltage V IN superimposed on the bias voltage source 3 is supplied to the input terminal 4, a mirror current (I 0 + I 1 ) flows from the transistors Q 3 and Q 4 in the output stage of the active load circuit, and the other The mirror current ( I 0
−I 1 ) flows out. A mirror current (I 0 −I 1 ) flows from the collector of transistor Q 6 into diode D 4 . A collector current (I 0 +I 1 ) flows into the collector of the transistor Q 8 forming a mirror pair with the diode D 4 . Also, from the collector of transistor Q4 ,
Mirror current (I 0 + I 1 ) flows into it. As the surplus current, a current of 2I 1 flows into the resistor R 1 , and a current of 2I 1 flows into the resistor R 2 . On the other hand, as shown in Fig. 3, the input current I 1 flowing from input terminal 4 is resistor R 2
flows into. Therefore, in the embodiment shown in FIG. 2 as in FIG. 1, the current of 2I 1 flowing through the resistor R 1 flows into the resistor R 2 , so the input/output current from the input terminal 4 can be reduced to approximately zero. . That is, the input impedance seen from the input terminal can be made high impedance. On the other hand, a mirror current (I 0 − I 1 ) flows out from the collector of transistor Q 5 , and resistor R 2
Since a current of 2I 1 flows into the collector of the transistor Q 7 and a mirror current of (I 0 +I 1 ) flows into the collector of the transistor Q 7 , it does not flow into the output terminal 6.

又、能動負荷回路8にはもう一つの電流ミラー
回路の出力段にトランジスタを付加して、出力を
得てもよい。
Further, an output may be obtained by adding a transistor to the output stage of another current mirror circuit in the active load circuit 8.

斯かる反転型増幅回路は、電源電圧Vccと接地
間の電圧降下がダイオードD1の順方向電圧が約
0.7V、トランジスタQ1の飽和電圧が約0.2V及び
定電流源回路5の電圧降下が約0.1Vとすると、
その総和が約0.9であるので、電源電圧が1Vであ
つても充分作動させることができる。
In such an inverting amplifier circuit, the voltage drop between the power supply voltage Vcc and ground is such that the forward voltage of diode D1 is approximately
0.7V, the saturation voltage of transistor Q1 is approximately 0.2V, and the voltage drop of constant current source circuit 5 is approximately 0.1V.
Since the total sum is approximately 0.9, it can be operated satisfactorily even when the power supply voltage is 1V.

無論、実施例の導電型と逆導電型の素子を用い
ても構成することができることは明らかである。
Of course, it is obvious that the structure can be constructed using elements of conductivity types opposite to those of the embodiments.

〔考案の効果〕[Effect of idea]

本考案の反転型差動増幅回路は、電源電圧が
1V以下であつても作動するものであり、而も高
入力インピーダンスな入力特性を有する効果的な
ものである。
The inverting differential amplifier circuit of this invention has a power supply voltage of
It operates even at a voltage of 1V or less, and has an effective input characteristic with high input impedance.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本考案に係る反転型差動増幅回路の一
実施例を説明する為の回路図であり、第2図はそ
の一実施例を示す回路図である。第3図は一般的
な反転型差動増幅回路の例を示す回路図である。 1……差動増幅回路、2……基準電圧源、3…
…バイアス電圧源、4……入力端子、5……定電
流源回路、6……出力端子、7,8……電流ミラ
ー回路からなる能動負荷回路。
FIG. 1 is a circuit diagram for explaining one embodiment of an inverting differential amplifier circuit according to the present invention, and FIG. 2 is a circuit diagram showing one embodiment thereof. FIG. 3 is a circuit diagram showing an example of a general inverting differential amplifier circuit. 1...Differential amplifier circuit, 2...Reference voltage source, 3...
... Bias voltage source, 4 ... Input terminal, 5 ... Constant current source circuit, 6 ... Output terminal, 7, 8 ... Active load circuit consisting of current mirror circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 一方の入力端子に基準電圧源が、他方の入力端
子に入力信号が供給される差動対をなす第1と第
2のトランジスタと定電流源回路からなる差動増
幅回路と、該差動増幅回路から互いに位相の反転
した出力を導出する出力段に第3と第4のトラン
ジスタを具えた第1の能動負荷回路と出力段に第
5と第6のトランジスタを具えた第2の能動負荷
回路とを具えており、該第3のトランジスタのコ
レクタが第1のダイオードのアノードに接続さ
れ、その接続点が第7のトランジスタのベースに
接続され、該第7のトランジスタのコレクタが該
第5のトランジスタのコレクタに接続されると共
に出力端子4に接続され、該第4のトランジスタ
のコレクタが第8のトランジスタのコレクタに接
続され、そのベースが第4のダイオードのアノー
ドに接続されると共に該第6のトランジスタのコ
レクタに接続され、該第1のトランジスタのベー
スに第1と第2の抵抗が接続され、該第1の抵抗
の他端が入力端子に接続されると共に該第4と第
8のトランジスタのコレクタに接続され、該第2
の抵抗の他端が該第5と第7のトランジスタのコ
レクタに接続されると共に出力端子に接続された
ことを特徴とする反転型差動増幅回路。
A differential amplifier circuit comprising first and second transistors forming a differential pair and a constant current source circuit, in which a reference voltage source is supplied to one input terminal and an input signal is supplied to the other input terminal; A first active load circuit including third and fourth transistors in the output stage and a second active load circuit including fifth and sixth transistors in the output stage for deriving outputs with mutually inverted phases from the circuit. The collector of the third transistor is connected to the anode of the first diode, the connection point thereof is connected to the base of the seventh transistor, and the collector of the seventh transistor is connected to the anode of the first diode. The collector of the fourth transistor is connected to the collector of the eighth transistor, and the base of the fourth transistor is connected to the anode of the fourth diode. is connected to the collector of the transistor, first and second resistors are connected to the base of the first transistor, the other end of the first resistor is connected to the input terminal, and the fourth and eighth resistors are connected to the base of the first transistor. connected to the collector of the transistor, and the second
An inverting differential amplifier circuit characterized in that the other ends of the resistors are connected to the collectors of the fifth and seventh transistors and also to the output terminals.
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