JPH0317512Y2 - - Google Patents
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- JPH0317512Y2 JPH0317512Y2 JP4253284U JP4253284U JPH0317512Y2 JP H0317512 Y2 JPH0317512 Y2 JP H0317512Y2 JP 4253284 U JP4253284 U JP 4253284U JP 4253284 U JP4253284 U JP 4253284U JP H0317512 Y2 JPH0317512 Y2 JP H0317512Y2
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- Processing Of Color Television Signals (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は輝度信号と色信号を加算する加算回路
に関するものである。[Detailed description of the invention] (a) Industrial application field The present invention relates to an addition circuit that adds a luminance signal and a color signal.
(ロ) 従来技術
従来、ダイナミツクレンジを広く取る回路とし
て「トランジスタ回路の設計」(ラジオ技術社発
行)の第101項の第3・7図に示す様な回路があ
り、第1図はその一的な回路図である。(b) Prior art Conventionally, there is a circuit as shown in Figures 3 and 7 in Section 101 of "Design of Transistor Circuits" (published by Radio Technology Co., Ltd.) as a circuit with a wide dynamic range. It is a uniform circuit diagram.
第1図について図番を説明すると、1は直流電
源端子、2は電源ライン、3は所定の信号を入力
する入力端子、4,5,6,7は各々第1、第
2、第3及び第4の抵抗、8は第1のトランジス
タ、9は第2のトランジスタ、10はダイオー
ド、11は入力端子に入力した入力信号を所定の
信号として出力する出力端子である。 To explain the drawing numbers in Fig. 1, 1 is a DC power supply terminal, 2 is a power supply line, 3 is an input terminal for inputting a predetermined signal, and 4, 5, 6, 7 are the first, second, third and third terminals, respectively. A fourth resistor, 8 a first transistor, 9 a second transistor, 10 a diode, and 11 an output terminal that outputs an input signal input to the input terminal as a predetermined signal.
第1図について回路構成及び回路動作を説明す
ると、第1及び第3の抵抗4,6の一端を、直流
電源端子1に直流電源電圧を入力した電源ライン
2と接続し、第1のトランジスタ8のベースを入
力端子3と接続し、またエミツタを第1の抵抗4
の他端と接続すると共にコレクタをダイオード1
0の一端及び第2のトランジスタ9のベースと接
続し、ダイオード10の他端を第2の抵抗5の一
端と接続し、第2のトランジスタ9のコレクタを
第3の抵抗6の他端及び出力端子11と接続する
と共にエミツタを第4の抵抗7の一端と接続し、
第2及び第4の抵抗5,7の他端を接地してい
る。 To explain the circuit configuration and circuit operation with regard to FIG. The base of the is connected to the input terminal 3, and the emitter is connected to the first resistor 4.
Connect the other end and connect the collector to diode 1
0 and the base of the second transistor 9, the other end of the diode 10 is connected to one end of the second resistor 5, and the collector of the second transistor 9 is connected to the other end of the third resistor 6 and the output. Connecting to the terminal 11 and connecting the emitter to one end of the fourth resistor 7,
The other ends of the second and fourth resistors 5 and 7 are grounded.
ここで第2及び第4の抵抗5,7の抵抗値、並
びにダイオード10及び第2のトランジスタ9の
サイズを等しいとし、また第2のトランジスタ9
の電流増幅率を大きいとして、ダイオード10、
第2のトランジスタ9、第2及び第4の抵抗5,
7よりカレントミラー回路を構成している。また
直流電源端子1に入力する直流電源電圧をVcc、
第1及び第3の抵抗4,6の抵抗値を各々R1、
R3、第1のトランジスタ8のベース、エミツタ
間電圧をVBE、入力端子3の直流電圧をV1、出力
端子11の直流電圧をV2とすると、第1の抵抗
4によつて電圧降下した電圧により流れる電流は
(Vcc−V1−VBE)/R1 …
となり、前述の如くダイオード10、第2のト
ランジスタ9、第2及び第4の抵抗5,7よりカ
レントミラー回路が構成されることから、第2の
トランジスタ9のエミツタ電流も同じ電流とな
る。また出力側の負荷インピーダンスを大きくと
ると第3の抵抗6に流れる電流もと同じ電流と
なる。故に第3の抵抗6により生ずる電圧降下は
(Vcc−V1−VBE)R3/R1 …
となり、より出力端子11の直流電圧V2は
V2=Vcc+(V1+VBE−Vcc)R3/R1 …
となる。 Here, it is assumed that the resistance values of the second and fourth resistors 5 and 7 and the sizes of the diode 10 and the second transistor 9 are equal, and the second transistor 9
Assuming that the current amplification factor of is large, the diode 10,
second transistor 9, second and fourth resistors 5,
7 constitutes a current mirror circuit. In addition, the DC power supply voltage input to DC power supply terminal 1 is Vcc,
The resistance values of the first and third resistors 4 and 6 are R 1 and
R 3 , the voltage between the base and emitter of the first transistor 8 is V BE , the DC voltage at the input terminal 3 is V 1 , and the DC voltage at the output terminal 11 is V 2 , the voltage drop due to the first resistor 4 The current flowing due to the applied voltage is (Vcc- V1 - VBE )/ R1 ... As mentioned above, a current mirror circuit is constructed from the diode 10, the second transistor 9, and the second and fourth resistors 5 and 7. Therefore, the emitter current of the second transistor 9 is also the same current. Furthermore, if the load impedance on the output side is made large, the current flowing through the third resistor 6 becomes the same current. Therefore, the voltage drop caused by the third resistor 6 is (Vcc - V 1 - V BE ) R 3 /R 1 ..., and the DC voltage V 2 at the output terminal 11 is V 2 = Vcc + (V 1 + V BE - Vcc). R 3 /R 1 ... becomes.
式より第1図の回路を増幅器として使用する
場合、第3の抵抗6の抵抗値R3は第1の抵抗4
の低抗値R1よりも大きい値を選ばなければなら
ない。そこで入力端子3を直流電圧V1に保持し
たままの状態である無信号時において
R3>R1
とすると、第3の抵抗6による電圧降下は第1の
抵抗4による電圧降下よりも大きいことから、出
力端子11の直流電圧V2は、A点からVBEだけ電
位の低い入力端子3の直流電圧V1よりも低くな
る。故に入力端子3の直流電圧V1が、直流電源
電圧Vccとアースとの中間の電圧になつている
と、出力端子11の直流電圧V2はアースに近づ
くので、入力端子3に入力する入力信号の振幅を
大きくすると、第2のトランジスタ9の飽和によ
り出力端子11から出力する出力信号の下側がク
リツプされ易く、増幅器のダイナミツクレンジが
狭くなつてしまう。そこで第2のトランジスタ9
のダイナミツクレンジを広く取る場合、出力端子
11の直流電圧V2を前述の中間の電圧付近に設
定するには、入力端子3の前段にレベル・シフト
回路等を設けて入力端子3の直流電圧V1を前述
の中間の電圧よりも高くする必要が生じたりして
いた。 From the formula, when the circuit shown in Figure 1 is used as an amplifier, the resistance value R 3 of the third resistor 6 is equal to that of the first resistor 4.
A value larger than the low resistance value R 1 must be selected. Therefore, if R 3 > R 1 when there is no signal, in which the input terminal 3 is held at the DC voltage V 1 , the voltage drop due to the third resistor 6 is larger than the voltage drop due to the first resistor 4. Therefore, the DC voltage V 2 at the output terminal 11 becomes lower than the DC voltage V 1 at the input terminal 3, which is lower in potential by V BE than the point A. Therefore, when the DC voltage V 1 at the input terminal 3 is a voltage intermediate between the DC power supply voltage Vcc and the ground, the DC voltage V 2 at the output terminal 11 approaches the ground, so that the input signal input to the input terminal 3 If the amplitude of is increased, the lower side of the output signal output from the output terminal 11 is likely to be clipped due to the saturation of the second transistor 9, and the dynamic range of the amplifier becomes narrower. Then the second transistor 9
In order to set the DC voltage V 2 at the output terminal 11 to around the intermediate voltage mentioned above, when widening the dynamic range of It has sometimes become necessary to make V 1 higher than the above-mentioned intermediate voltage.
(ハ) 考案の目的
本考案は前記欠点を除去するものであり、出力
段のダイナミツクレンジを広げた加算回路を提供
することを目的とする。(c) Purpose of the invention The present invention is intended to eliminate the above-mentioned drawbacks, and aims to provide an adder circuit with a wider dynamic range of the output stage.
(ニ) 考案の構成
本考案は輝度信号と色信号を加算する加算回路
において、電源ラインとアース間に直列接続した
第1の抵抗、第1のトランジスタ、ダイオード及
び第2の抵抗と、前記電源ラインとアース間に直
列接続した第3の抵抗、第2のトランジスタ及び
第4の抵抗と、前記第1のトランジスタ、前記ダ
イオード及び前記第2の抵抗に並列接続した第3
のトランジスタ及び第5の抵抗より構成され、前
記第1のトランジスタのコレクタと前記第2のト
ランジスタのベース及び前記第1のトランジスタ
のエミツタと前記第3のトランジスタのコレクタ
とを各々接続し、前記第1のトランジスタのベー
スに輝度信号を入力する第1の入力端子を接続す
ると共に前記第3のトランジスタのベースに色信
号を入力する第2の入力端子を接続し、かつ前記
第2のトランジスタのコレクタと出力端子を接続
した加算回路である。(d) Structure of the invention The present invention is an adder circuit that adds a luminance signal and a color signal. a third resistor, a second transistor, and a fourth resistor connected in series between the line and the ground; and a third resistor connected in parallel to the first transistor, the diode, and the second resistor.
and a fifth resistor, the collector of the first transistor is connected to the base of the second transistor, the emitter of the first transistor is connected to the collector of the third transistor, and the collector of the first transistor is connected to the collector of the third transistor. A first input terminal for inputting a luminance signal is connected to the base of the first transistor, a second input terminal for inputting a color signal is connected to the base of the third transistor, and a collector of the second transistor is connected to the base of the third transistor. This is an adder circuit that connects the and output terminals.
(ホ) 実施例
本考案の詳細を図示の実施例により具体的に説
明する。(E) Embodiments The details of the present invention will be specifically explained by referring to illustrated embodiments.
第2図は本考案の加算回路を示す回路図であ
り、図番を説明すると、3は輝度信号を入力する
第1の入力端子、12は色信号を入力する第2の
入力端子、13は第3のトランジスタ、14は第
5の抵抗である。尚、第1図と同一部分には同一
図番を付してある。 FIG. 2 is a circuit diagram showing the adding circuit of the present invention. To explain the figure numbers, 3 is the first input terminal to which the luminance signal is input, 12 is the second input terminal to which the color signal is input, and 13 is the second input terminal to which the color signal is input. The third transistor, 14, is the fifth resistor. Note that the same parts as in FIG. 1 are given the same figure numbers.
第2図について回路構成を説明すると、第2図
は第1図の回路に第2の入力端子12、第3のト
ランジスタ13及び第5の抵抗14を付加したも
のであり、即ち第3のトランジスタ13のベース
を第2の入力端子12と接続し、またコレクタを
第1のトランジスタ8のエミツタ及び第1の抵抗
4の他端と接続すると共にエミツタを第5の抵抗
14を介して接地し、その他の構成は第1図と同
様である。 To explain the circuit configuration of FIG. 2, FIG. 2 is the circuit of FIG. 13 is connected to the second input terminal 12, and its collector is connected to the emitter of the first transistor 8 and the other end of the first resistor 4, and the emitter is grounded via the fifth resistor 14. The other configurations are the same as in FIG. 1.
第2図において第1の抵抗4によつて電圧降下
した電圧により流れる電流はと同じであり、こ
の電流はB点より分流する。第3のトランジスタ
13のコレクタに流れる電流をIとすると、第1
のトランジスタ8のエミツタ電流は
(Vcc−V1−VBE)/R1−I …
となり、ダイオード10、第2のトランジスタ
9、第2及び第4の抵抗5,7よりカレントミラ
ー回路が構成されることから、第2のトランジス
タ9のエミツタ電流ははと同じ電流となる。ま
た出力側の負荷インピーダンスを大きくとる為に
第3の抵抗6に流れる電流もと同じ電流とな
り、第3の抵抗6により生ずる電圧降下は
(Vcc−V1−VBE)R3/R1−R3I) …
となり、より出力端子11の直流電圧V2′は
V2′=Vcc+(V1+VBE−Vcc)R3/R1+R3I
…
となる。 In FIG. 2, the current flowing due to the voltage dropped by the first resistor 4 is the same as , and this current is branched from point B. If the current flowing through the collector of the third transistor 13 is I, then the first
The emitter current of the transistor 8 is (Vcc-V 1 -V BE )/R 1 -I..., and a current mirror circuit is constituted by the diode 10, the second transistor 9, and the second and fourth resistors 5 and 7. Therefore, the emitter current of the second transistor 9 becomes the same current as . In addition, in order to increase the load impedance on the output side, the current flowing through the third resistor 6 becomes the same current, and the voltage drop caused by the third resistor 6 is (Vcc−V 1 −V BE )R 3 /R 1 − R 3 I)... Therefore, the DC voltage V 2 ′ at the output terminal 11 is V 2 ′=Vcc+(V 1 +V BE −Vcc)R 3 /R 1 +R 3 I
... becomes.
第2図に示す本考案の回路を増幅器として使用
する場合、式において、
R3>R1
としなければならないが、この同じ条件の下で
式及び式を比較すると、式よりも式の方が
出力端子11の直流電圧がR3Iだけ高くなつてい
ることが解る。式のV2′がVcc/2になる様に
Iを選べば、第1及び第2の入力端子3,12に
入力する入力信号の振幅を大きくして出力端子1
1から出力する出力信号の振幅を大きくした場
合、第1図に示す従来回路と比較して出力信号は
クリツプされにくく、出力段のダイナミツクレン
ジを広げることが可能となる。 When the circuit of the present invention shown in Fig. 2 is used as an amplifier, R 3 > R 1 must be satisfied in the formula, but when comparing the formula and formula under the same condition, the formula is better than the formula. It can be seen that the DC voltage at the output terminal 11 has increased by R 3 I. If I is selected so that V 2 ' in the equation becomes Vcc/2, the amplitude of the input signal input to the first and second input terminals 3 and 12 is increased, and the output terminal 1
When the amplitude of the output signal output from 1 is increased, the output signal is less likely to be clipped compared to the conventional circuit shown in FIG. 1, and the dynamic range of the output stage can be expanded.
また、第2、第4及び第5の抵抗5,7,14
の抵抗値を各々R2、R4及びR5とすると(R2=
R4)、第1図に示す従来回路の電圧利得Gv1は
Gv1≒R2R3/R1R4=R3R1 …
となり、
第2図に示す本考案の回路の電圧利得はGv2は
Gv2≒R1R2R3/R1R4R5=R3R5 …
となる。 In addition, second, fourth and fifth resistors 5, 7, 14
Let the resistance values of R 2 , R 4 and R 5 be respectively (R 2 =
R 4 ), the voltage gain Gv 1 of the conventional circuit shown in Fig. 1 is Gv 1 ≒ R 2 R 3 /R 1 R 4 = R 3 R 1 ..., and the voltage gain of the circuit of the present invention shown in Fig. 2 is Gv 2 becomes Gv 2 ≒ R 1 R 2 R 3 / R 1 R 4 R 5 = R 3 R 5 ....
第5の抵抗14は第3のトランジスタ13の帰
還抵抗であることから、明らかに
R1>R5
であり、式と式を比較すると
Gv2>Gv1 …
となる。 Since the fifth resistor 14 is a feedback resistor of the third transistor 13, it is clear that R 1 >R 5 , and when comparing the formulas with the formulas, Gv 2 >Gv 1 . . . .
また第2図は輝度信号と色信号を加算する加算
回路であり、その動作を説明すると、第1の入力
端子3に輝度信号を入力し、第2の入力端子12
に色信号を入力して加算するわけであるが、まず
第2の入力端子12への色信号入力を一定として
第1の入力端子3への輝度信号入力を変化させる
場合、輝度信号が正方向に振れた時は、第1のト
ランジスタ8の帰還抵抗である第1の抵抗4によ
る電圧降下が小さくなり、第1のトランジスタ8
のエミツタ電流は減少する。そして前述の如くダ
イオード10、第2のトランジスタ9、第2及び
第4の抵抗5,7よりカレントミラー回路を構成
していることから、第2のトランジスタ9のエミ
ツタ電流は減少して第1のトランジスタ8のエミ
ツタ電流と等しくなり、出力信号は正方向に振れ
る。逆に輝度信号が負方向に振れた時は、第1の
抵抗4による電圧降下が大きくなり、第1のトラ
ンジスタ8のエミツタ電流は増大して第2のトラ
ンジスタ9のエミツタ電流も増大し、前述と同様
に第1のトランジスタ8のエミツタ電流と等しく
なり、出力信号は負方向に振れる。 FIG. 2 shows an adder circuit that adds a luminance signal and a chrominance signal. To explain its operation, the luminance signal is input to the first input terminal 3, and the luminance signal is input to the second input terminal 12.
First, when the color signal input to the second input terminal 12 is kept constant and the luminance signal input to the first input terminal 3 is changed, the luminance signal is input in the positive direction. When the voltage swings to , the voltage drop due to the first resistor 4 which is the feedback resistance of the first transistor 8 becomes small, and the voltage drop of the first transistor 8 becomes small.
The emitter current of decreases. Since the diode 10, the second transistor 9, and the second and fourth resistors 5 and 7 constitute a current mirror circuit as described above, the emitter current of the second transistor 9 decreases and the emitter current of the second transistor 9 decreases. It becomes equal to the emitter current of transistor 8, and the output signal swings in the positive direction. Conversely, when the luminance signal swings in the negative direction, the voltage drop across the first resistor 4 increases, the emitter current of the first transistor 8 increases, and the emitter current of the second transistor 9 also increases. Similarly, it becomes equal to the emitter current of the first transistor 8, and the output signal swings in the negative direction.
次に第1の入力端子3への輝度信号入力を一定
として第2の入力端子12への色信号入力を変化
させる場合、色信号が正方向に振れた時は、第3
のトランジスタ13のコレクタ電流が増大するの
で第1のトランジスタ8のエミツタ電流は減少
し、前述と同様に出力信号は正方向に振れる。逆
に色信号が負方向に振れた時は、第3のトランジ
スタ13のコレクタ電流が減少するので第1のト
ランジスタ8のエミツタ電流が増大し、前述と同
様に出力信号は負方向に振れる。従つて第2図は
非反転の増幅器となる。 Next, when changing the color signal input to the second input terminal 12 while keeping the luminance signal input to the first input terminal 3 constant, when the color signal swings in the positive direction, the third
Since the collector current of the first transistor 13 increases, the emitter current of the first transistor 8 decreases, and the output signal swings in the positive direction as described above. Conversely, when the color signal swings in the negative direction, the collector current of the third transistor 13 decreases, so the emitter current of the first transistor 8 increases, and the output signal swings in the negative direction as described above. Therefore, FIG. 2 is a non-inverting amplifier.
(ヘ) 考案の効果
本考案の加算回路によれば、簡単な構成により
加算回路における出力段のダイナミツクレンジを
広げることができ、生産においてコストダウンが
可能となる等の利点が得られる。(F) Effects of the invention According to the adder circuit of the present invention, the dynamic range of the output stage of the adder circuit can be expanded with a simple configuration, and there are advantages such as cost reduction in production.
第1図は出力段のダイナミツクレンジを広く取
る一般的な回路図、第2図は本考案の加算回路を
示す回路図である。
主な図番の説明、2……電源ライン、3……第
1の入力端子、4……第1の抵抗、5……第2の
抵抗、6……第3の抵抗、7……第4の抵抗、8
……第1のトランジスタ、9……第2のトランジ
スタ、10……ダイオード、11……出力端子、
12……第2の入力端子、13……第3のトラン
ジスタ、14……第5の抵抗。
FIG. 1 is a general circuit diagram in which the output stage has a wide dynamic range, and FIG. 2 is a circuit diagram showing an adder circuit according to the present invention. Explanation of main figure numbers, 2... Power line, 3... First input terminal, 4... First resistor, 5... Second resistor, 6... Third resistor, 7... Third resistor. resistance of 4, 8
...First transistor, 9...Second transistor, 10...Diode, 11...Output terminal,
12... Second input terminal, 13... Third transistor, 14... Fifth resistor.
Claims (1)
て、電源ラインとアース間に直列接続した第1の
抵抗、第1のトランジスタ、ダイオード及び第2
の抵抗と、前記電源ラインとアース間に直列接続
した第3の抵抗、第2のトランジスタ及び第4の
抵抗と、前記第1のトランジスタ、前記ダイオー
ド及び前記第2の抵抗に並列接続した第3のトラ
ンジスタ及び第5の抵抗より構成され、前記第1
のトランジスタのコレクタと前記第2のトランジ
スタのベース及び前記第1のトランジスタのエミ
ツタと前記第3のトランジスタのコレクタとを
各々接続し、前記第1のトランジスタのベースに
輝度信号を入力する第1の入力端子を接続すると
共に前記第3のトランジスタのベースに色信号を
入力する第2の入力端子を接続し、かつ前記第2
のトランジスタのコレクタと出力端子を接続した
ことを特徴とする加算回路。 In an addition circuit that adds a luminance signal and a color signal, a first resistor, a first transistor, a diode, and a second resistor are connected in series between the power supply line and the ground.
a third resistor, a second transistor, and a fourth resistor connected in series between the power supply line and the ground; and a third resistor connected in parallel to the first transistor, the diode, and the second resistor. transistor and a fifth resistor, the first
A first transistor that connects the collector of the transistor and the base of the second transistor, and connects the emitter of the first transistor and the collector of the third transistor, respectively, and inputs a luminance signal to the base of the first transistor. a second input terminal for inputting a color signal to the base of the third transistor;
An adder circuit characterized in that the collector and output terminal of a transistor are connected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4253284U JPS60155278U (en) | 1984-03-24 | 1984-03-24 | Adder circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4253284U JPS60155278U (en) | 1984-03-24 | 1984-03-24 | Adder circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60155278U JPS60155278U (en) | 1985-10-16 |
JPH0317512Y2 true JPH0317512Y2 (en) | 1991-04-12 |
Family
ID=30553373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4253284U Granted JPS60155278U (en) | 1984-03-24 | 1984-03-24 | Adder circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60155278U (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2787641B2 (en) * | 1992-12-22 | 1998-08-20 | 三菱電機株式会社 | Differential subtractor circuit and A / D converter |
-
1984
- 1984-03-24 JP JP4253284U patent/JPS60155278U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60155278U (en) | 1985-10-16 |
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