JPH04373055A - ユニットの活線挿抜対応バス接続回路 - Google Patents
ユニットの活線挿抜対応バス接続回路Info
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- JPH04373055A JPH04373055A JP3177144A JP17714491A JPH04373055A JP H04373055 A JPH04373055 A JP H04373055A JP 3177144 A JP3177144 A JP 3177144A JP 17714491 A JP17714491 A JP 17714491A JP H04373055 A JPH04373055 A JP H04373055A
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- 230000015654 memory Effects 0.000 claims abstract description 27
- 230000037431 insertion Effects 0.000 claims description 6
- 238000003780 insertion Methods 0.000 claims description 6
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ユニットの活線挿抜対
応バス接続回路に係り、とくに基幹系伝送装置のように
特に信頼性を要求される装置において、ユニットに障害
が発生した場合、運用中の状態で障害ユニットの挿抜が
可能なユニットの活線挿抜対応バス接続回路に関する。
応バス接続回路に係り、とくに基幹系伝送装置のように
特に信頼性を要求される装置において、ユニットに障害
が発生した場合、運用中の状態で障害ユニットの挿抜が
可能なユニットの活線挿抜対応バス接続回路に関する。
【０００２】
【従来の技術】基幹系伝送装置のように特に信頼性を要
求される装置においては、ユニットの障害からその装置
が提供するサービスを保証するためユニットの冗長化（
二重化）が行われている。
求される装置においては、ユニットの障害からその装置
が提供するサービスを保証するためユニットの冗長化（
二重化）が行われている。
【０００３】図２に従来例を示す。この図２の従来例は
ＣＰＵ１１を搭載するＣＰＵユニット１０と、バックボ
ード４０を経由してデータ・コントロールバス４１接続
およびアドレスバス４２接続されている第１のユニット
２０と第２のユニット３０とから構成される。さらに各
ユニットはアドレスバス４２からのアドレス信号をデコ
ードするためのデコーダ２２，３２とＩ／Ｏデバイスお
よびメモリ２１，３１とを具備している。
ＣＰＵ１１を搭載するＣＰＵユニット１０と、バックボ
ード４０を経由してデータ・コントロールバス４１接続
およびアドレスバス４２接続されている第１のユニット
２０と第２のユニット３０とから構成される。さらに各
ユニットはアドレスバス４２からのアドレス信号をデコ
ードするためのデコーダ２２，３２とＩ／Ｏデバイスお
よびメモリ２１，３１とを具備している。
【０００４】ＣＰＵユニット１０とバックボード４０を
通しバス接続されたユニット２０，３０はＣＰＵ１１か
らのアドレスバス４２をユニット２０，３０内のデコー
ダ２２，３２でデコードし、その信号とコントロールバ
ス４１によってユニット２０，３０内のＩ／Ｏデバイス
、メモリ２１，３１の選択制御を行っていた。
通しバス接続されたユニット２０，３０はＣＰＵ１１か
らのアドレスバス４２をユニット２０，３０内のデコー
ダ２２，３２でデコードし、その信号とコントロールバ
ス４１によってユニット２０，３０内のＩ／Ｏデバイス
、メモリ２１，３１の選択制御を行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、ＣＰＵ１１のアドレスバス４２を、Ｃ
ＰＵ１１によって制御されるユニット２０，３０内でデ
コードしＩ／Ｏデバイスおよびメモリ２１，３１を制御
しているため、ユニットに障害が発生し、装置を運用中
の状態で障害ユニットの挿抜（交換）が必要となった時
の、ユニットのコネクタピンの接触状況によって、ＣＰ
Ｕがアクセスしようとしたユニット以外のユニットがデ
コードされ、そのＩ／Ｏデバイスまたはメモリがデータ
をデータ・コントロールバス４１に出力する場合がある
。例えばＣＰＵ１１がユニット３０のメモリ３１をリー
ドしている時、ユニット２０を挿抜しようとするとユニ
ット２０のＩ／Ｏデバイスまたはメモリ２１がデータ・
コントロールバス４１にデータを出力し、データ・コン
トロールバス４１上でユニット２０とユニット３０から
の信号の衝突が発生する。このタイミングがＣＰＵ１１
のコードフェッチサイクルであればＣＰＵ１１は暴走し
システムダウンとなり、データのリードであれば誤った
データを処理することとなるという不都合があった。
来例においては、ＣＰＵ１１のアドレスバス４２を、Ｃ
ＰＵ１１によって制御されるユニット２０，３０内でデ
コードしＩ／Ｏデバイスおよびメモリ２１，３１を制御
しているため、ユニットに障害が発生し、装置を運用中
の状態で障害ユニットの挿抜（交換）が必要となった時
の、ユニットのコネクタピンの接触状況によって、ＣＰ
Ｕがアクセスしようとしたユニット以外のユニットがデ
コードされ、そのＩ／Ｏデバイスまたはメモリがデータ
をデータ・コントロールバス４１に出力する場合がある
。例えばＣＰＵ１１がユニット３０のメモリ３１をリー
ドしている時、ユニット２０を挿抜しようとするとユニ
ット２０のＩ／Ｏデバイスまたはメモリ２１がデータ・
コントロールバス４１にデータを出力し、データ・コン
トロールバス４１上でユニット２０とユニット３０から
の信号の衝突が発生する。このタイミングがＣＰＵ１１
のコードフェッチサイクルであればＣＰＵ１１は暴走し
システムダウンとなり、データのリードであれば誤った
データを処理することとなるという不都合があった。
【０００６】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに運用中にユニットの挿抜を行っ
てもデータ信号の衝突が発生しないユニットの活線挿抜
対応バス接続回路を提供することにある。
不都合を改善し、とくに運用中にユニットの挿抜を行っ
てもデータ信号の衝突が発生しないユニットの活線挿抜
対応バス接続回路を提供することにある。
【０００７】
【課題を解決するための手段】そこで、本発明では、Ｃ
ＰＵを搭載するＣＰＵユニットと、バックボードを経由
してバス接続されているＩ／Ｏデバイスやメモリを搭載
する複数のユニットとを具備し、さらにＣＰＵユニット
内のＣＰＵからのアドレスバスをデコードしユニット選
択信号を生成するデコーダをＣＰＵユニット内に併設す
るとともに、このユニット選択信号を該当するユニット
に送信するユニット選択信号線がデコーダと各ユニット
との間に接続されているという構成を採っている。これ
によって前述した目的を達成しようとするものである。
ＰＵを搭載するＣＰＵユニットと、バックボードを経由
してバス接続されているＩ／Ｏデバイスやメモリを搭載
する複数のユニットとを具備し、さらにＣＰＵユニット
内のＣＰＵからのアドレスバスをデコードしユニット選
択信号を生成するデコーダをＣＰＵユニット内に併設す
るとともに、このユニット選択信号を該当するユニット
に送信するユニット選択信号線がデコーダと各ユニット
との間に接続されているという構成を採っている。これ
によって前述した目的を達成しようとするものである。
【０００８】
【作用】（１）ＣＰＵが第１のユニットのＩ／Ｏデバイ
スあるいはメモリからデータを読み出す場合；ＣＰＵか
ら読み出したいデータが格納されている第１のユニット
のＩ／Ｏデバイスあるいはメモリのアドレスをアドレス
バスに出力するとデコーダは、アドレスバス上のアドレ
スデータをデコードし、第１のユニット選択信号線をア
クティブに、その他のユニット選択信号線をインアクテ
ィブにする。すると第１のユニットは第１のユニット選
択信号線がアクティブなので、Ｉ／Ｏデバイスあるいは
メモリをアクティブにするが、その他のユニットはユニ
ット選択信号線がインアクティブなので何もしない。従
って、その他のユニットが挿抜作業中であっても、ＣＰ
Ｕの動作に影響を及ぼすことはない。さらに、ＣＰＵか
ら読み出しコマンドがデータ・コントロールバスに出力
されるとＩ／Ｏデバイスあるいはメモリから該当するア
ドレスのデータがデータ・コントロールバスに出力され
、ＣＰＵはこのデータを取り込む。
スあるいはメモリからデータを読み出す場合；ＣＰＵか
ら読み出したいデータが格納されている第１のユニット
のＩ／Ｏデバイスあるいはメモリのアドレスをアドレス
バスに出力するとデコーダは、アドレスバス上のアドレ
スデータをデコードし、第１のユニット選択信号線をア
クティブに、その他のユニット選択信号線をインアクテ
ィブにする。すると第１のユニットは第１のユニット選
択信号線がアクティブなので、Ｉ／Ｏデバイスあるいは
メモリをアクティブにするが、その他のユニットはユニ
ット選択信号線がインアクティブなので何もしない。従
って、その他のユニットが挿抜作業中であっても、ＣＰ
Ｕの動作に影響を及ぼすことはない。さらに、ＣＰＵか
ら読み出しコマンドがデータ・コントロールバスに出力
されるとＩ／Ｏデバイスあるいはメモリから該当するア
ドレスのデータがデータ・コントロールバスに出力され
、ＣＰＵはこのデータを取り込む。
【０００９】（２）ＣＰＵが第２のユニットのＩ／Ｏデ
バイスあるいはメモリにデータを出力する場合；ＣＰＵ
からデータを出力したい第２のユニットのＩ／Ｏデバイ
スあるいはメモリのアドレスがアドレスバスに出力され
ると、デコーダは、アドレスバス上のアドレスデータを
デコードし、第２のユニット選択信号線をアクティブに
、その他のユニット選択信号線をインアクティブにする
。すると第２のユニットは第２のユニット選択信号線が
アクティブなので、Ｉ／Ｏデバイスあるいはメモリをア
クティブにする。この時、その他のユニットはユニット
選択信号線がインアクティブなので何もしない。従って
、第２のユニット以外のユニットが挿抜作業中であって
も、ＣＰＵの動作に影響を及ぼすことはない。さらに、
ＣＰＵから出力データと出力コマンドがデータ・コント
ロールバスに出力されると、Ｉ／Ｏデバイスあるいはメ
モリはデータ・コントロールバス上のデータを取り込む
。
バイスあるいはメモリにデータを出力する場合；ＣＰＵ
からデータを出力したい第２のユニットのＩ／Ｏデバイ
スあるいはメモリのアドレスがアドレスバスに出力され
ると、デコーダは、アドレスバス上のアドレスデータを
デコードし、第２のユニット選択信号線をアクティブに
、その他のユニット選択信号線をインアクティブにする
。すると第２のユニットは第２のユニット選択信号線が
アクティブなので、Ｉ／Ｏデバイスあるいはメモリをア
クティブにする。この時、その他のユニットはユニット
選択信号線がインアクティブなので何もしない。従って
、第２のユニット以外のユニットが挿抜作業中であって
も、ＣＰＵの動作に影響を及ぼすことはない。さらに、
ＣＰＵから出力データと出力コマンドがデータ・コント
ロールバスに出力されると、Ｉ／Ｏデバイスあるいはメ
モリはデータ・コントロールバス上のデータを取り込む
。
【００１０】（３）ＣＰＵ１１がデータの入出力や読み
書きを行わない場合；デコーダは、すべてのユニット選
択信号線をインアクティブにする。すると各ユニットは
ユニット選択信号線がインアクティブなので、何もしな
い。従って、どのユニットが挿抜作業中であっても、Ｃ
ＰＵの動作に影響を及ぼすことはない。
書きを行わない場合；デコーダは、すべてのユニット選
択信号線をインアクティブにする。すると各ユニットは
ユニット選択信号線がインアクティブなので、何もしな
い。従って、どのユニットが挿抜作業中であっても、Ｃ
ＰＵの動作に影響を及ぼすことはない。
【００１１】
【発明の実施例】以下、本発明の一実施例を図１に基づ
いて説明する。
いて説明する。
【００１２】図１の実施例はＣＰＵ１１を搭載するＣＰ
Ｕユニット１０と、このＣＰＵユニット１０とバックボ
ード４０を経由してデータ・コントロールバス４１接続
およびアドレスバス４２接続されてＣＰＵ１１により制
御される第１のユニット２０と第２のユニット３０を具
備し、さらにＣＰＵユニット１０内のＣＰＵ１１からの
アドレスバスをデコードしユニット選択信号を生成する
デコーダ１２をＣＰＵユニット１０内に併設するととも
に、このユニット選択信号を該当するユニットに送信す
るユニット選択信号線４３，４４がデコーダ１２と各ユ
ニット２０，３０との間に接続されているという構成を
採っている。
Ｕユニット１０と、このＣＰＵユニット１０とバックボ
ード４０を経由してデータ・コントロールバス４１接続
およびアドレスバス４２接続されてＣＰＵ１１により制
御される第１のユニット２０と第２のユニット３０を具
備し、さらにＣＰＵユニット１０内のＣＰＵ１１からの
アドレスバスをデコードしユニット選択信号を生成する
デコーダ１２をＣＰＵユニット１０内に併設するととも
に、このユニット選択信号を該当するユニットに送信す
るユニット選択信号線４３，４４がデコーダ１２と各ユ
ニット２０，３０との間に接続されているという構成を
採っている。
【００１３】ここで、各ユニットはアドレスバス４２か
らのアドレス信号をデコードするためのデコーダ２３，
３３とＩ／Ｏデバイス２１，３１およびメモリ２２，３
２とを具備している。
らのアドレス信号をデコードするためのデコーダ２３，
３３とＩ／Ｏデバイス２１，３１およびメモリ２２，３
２とを具備している。
【００１４】次に、本実施例の動作について説明する。
【００１５】（１）ＣＰＵ１１が第１のユニット２０の
メモリ２２からデータを読み出す場合；■ＣＰＵ１１か
ら読み出したいデータが格納されている第１のユニット
２０のメモリ２２のアドレスをアドレスバス４２に出力
する。■ＣＰＵユニット１０内のデコーダ１２では、ア
ドレスバス４２上のアドレスデータをデコードし、第１
のユニット選択信号線４３をアクティブに、第２のユニ
ット選択信号線４４をインアクティブにする。■第１の
ユニット２０内のデコーダ２３は第１のユニット選択信
号線４３がアクティブなので、アドレスバス４２上のア
ドレスデータをデコードし、メモリ２２をアクティブに
する。この時、第２のユニット３０内のデコーダ３３は
第２のユニット選択信号線４４がインアクティブなので
何もしない。従って、第２のユニットが挿抜作業中であ
っても、ＣＰＵ１１の動作に影響を及ぼすことはない。 ■ＣＰＵ１１から読み出しコマンドがデータ・コントロ
ールバス４１に出力される。■メモリ２２から該当する
データがデータ・コントロールバス４１に出力される。 ■ＣＰＵ１１はデータ・コントロールバス４１上のデー
タを取り込む。
メモリ２２からデータを読み出す場合；■ＣＰＵ１１か
ら読み出したいデータが格納されている第１のユニット
２０のメモリ２２のアドレスをアドレスバス４２に出力
する。■ＣＰＵユニット１０内のデコーダ１２では、ア
ドレスバス４２上のアドレスデータをデコードし、第１
のユニット選択信号線４３をアクティブに、第２のユニ
ット選択信号線４４をインアクティブにする。■第１の
ユニット２０内のデコーダ２３は第１のユニット選択信
号線４３がアクティブなので、アドレスバス４２上のア
ドレスデータをデコードし、メモリ２２をアクティブに
する。この時、第２のユニット３０内のデコーダ３３は
第２のユニット選択信号線４４がインアクティブなので
何もしない。従って、第２のユニットが挿抜作業中であ
っても、ＣＰＵ１１の動作に影響を及ぼすことはない。 ■ＣＰＵ１１から読み出しコマンドがデータ・コントロ
ールバス４１に出力される。■メモリ２２から該当する
データがデータ・コントロールバス４１に出力される。 ■ＣＰＵ１１はデータ・コントロールバス４１上のデー
タを取り込む。
【００１６】（２）ＣＰＵ１１が第２のユニット２０の
メモリ３２にデータを書き込む場合；■ＣＰＵ１１から
データを格納したい第２のユニット３０のメモリ３２の
アドレスをアドレスバス４２に出力する。■ＣＰＵユニ
ット１０内のデコーダ１２では、アドレスバス４２上の
アドレスデータをデコードし、第２のユニット選択信号
線４４をアクティブに、第１のユニット選択信号線４３
をインアクティブにする。■第２のユニット３０内のデ
コーダ３３は第２のユニット選択信号線４４がアクティ
ブなので、アドレスバス４２上のアドレスデータをデコ
ードし、メモリ３２をアクティブにする。この時、第１
のユニット２０内のデコーダ２３は第１のユニット選択
信号線４３がインアクティブなので何もしない。従って
、第１のユニットが挿抜作業中であっても、ＣＰＵ１１
の動作に影響を及ぼすことはない。■ＣＰＵ１１から書
き込みデータがデータ・コントロールバス４１に出力さ
れる。■ＣＰＵ１１から書き込みコマンドがデータ・コ
ントロールバス４１に出力される。■メモリ３２はデー
タ・コントロールバス４１上のデータを取り込む。
メモリ３２にデータを書き込む場合；■ＣＰＵ１１から
データを格納したい第２のユニット３０のメモリ３２の
アドレスをアドレスバス４２に出力する。■ＣＰＵユニ
ット１０内のデコーダ１２では、アドレスバス４２上の
アドレスデータをデコードし、第２のユニット選択信号
線４４をアクティブに、第１のユニット選択信号線４３
をインアクティブにする。■第２のユニット３０内のデ
コーダ３３は第２のユニット選択信号線４４がアクティ
ブなので、アドレスバス４２上のアドレスデータをデコ
ードし、メモリ３２をアクティブにする。この時、第１
のユニット２０内のデコーダ２３は第１のユニット選択
信号線４３がインアクティブなので何もしない。従って
、第１のユニットが挿抜作業中であっても、ＣＰＵ１１
の動作に影響を及ぼすことはない。■ＣＰＵ１１から書
き込みデータがデータ・コントロールバス４１に出力さ
れる。■ＣＰＵ１１から書き込みコマンドがデータ・コ
ントロールバス４１に出力される。■メモリ３２はデー
タ・コントロールバス４１上のデータを取り込む。
【００１７】（３）ＣＰＵ１１が第１のユニット２０の
Ｉ／Ｏデバイス２１からデータを読み出す場合；■ＣＰ
Ｕ１１から読み出したいデータが格納されている第１の
ユニット２０のＩ／Ｏデバイス２１のアドレスをアドレ
スバス４２に出力する。■ＣＰＵユニット１０内のデコ
ーダ１２では、アドレスバス４２上のアドレスデータを
デコードし、第１のユニット選択信号線４３をアクティ
ブに、第２のユニット選択信号線４４をインアクティブ
にする。■第１のユニット２０内のデコーダ２３は第１
のユニット選択信号線４３がアクティブなので、アドレ
スバス４２上のアドレスデータをデコードし、Ｉ／Ｏデ
バイス２１をアクティブにする。この時、第２のユニッ
ト３０内のデコーダ３３は第２のユニット選択信号線４
４がインアクティブなので何もしない。従って、第２の
ユニットが挿抜作業中であっても、ＣＰＵ１１の動作に
影響を及ぼすことはない。■ＣＰＵ１１から読み出しコ
マンドがデータ・コントロールバス４１に出力される。 ■Ｉ／Ｏデバイス２１からデータがデータ・コントロー
ルバス４１に出力される。■ＣＰＵ１１はデータ・コン
トロールバス４１上のデータを取り込む。
Ｉ／Ｏデバイス２１からデータを読み出す場合；■ＣＰ
Ｕ１１から読み出したいデータが格納されている第１の
ユニット２０のＩ／Ｏデバイス２１のアドレスをアドレ
スバス４２に出力する。■ＣＰＵユニット１０内のデコ
ーダ１２では、アドレスバス４２上のアドレスデータを
デコードし、第１のユニット選択信号線４３をアクティ
ブに、第２のユニット選択信号線４４をインアクティブ
にする。■第１のユニット２０内のデコーダ２３は第１
のユニット選択信号線４３がアクティブなので、アドレ
スバス４２上のアドレスデータをデコードし、Ｉ／Ｏデ
バイス２１をアクティブにする。この時、第２のユニッ
ト３０内のデコーダ３３は第２のユニット選択信号線４
４がインアクティブなので何もしない。従って、第２の
ユニットが挿抜作業中であっても、ＣＰＵ１１の動作に
影響を及ぼすことはない。■ＣＰＵ１１から読み出しコ
マンドがデータ・コントロールバス４１に出力される。 ■Ｉ／Ｏデバイス２１からデータがデータ・コントロー
ルバス４１に出力される。■ＣＰＵ１１はデータ・コン
トロールバス４１上のデータを取り込む。
【００１８】（４）ＣＰＵ１１が第２のユニット２０の
Ｉ／Ｏデバイス３１にデータを出力する場合；■ＣＰＵ
１１からデータを出力したい第２のユニット３０のＩ／
Ｏデバイス３１のアドレスをアドレスバス４２に出力す
る。■ＣＰＵユニット１０内のデコーダ１２では、アド
レスバス４２上のアドレスデータをデコードし、第２の
ユニット選択信号線４４をアクティブに、第１のユニッ
ト選択信号線４３をインアクティブにする。■第２のユ
ニット３０内のデコーダ３３は第２のユニット選択信号
線４４がアクティブなので、アドレスバス４２上のアド
レスデータをデコードし、Ｉ／Ｏデバイス３１をアクテ
ィブにする。この時、第１のユニット２０内のデコーダ
２３は第１のユニット選択信号線４３がインアクティブ
なので何もしない。従って、第１のユニットが挿抜作業
中であっても、ＣＰＵ１１の動作に影響を及ぼすことは
ない。■ＣＰＵ１１から出力データがデータ・コントロ
ールバス４１に出力される。■ＣＰＵ１１から出力コマ
ンドがデータ・コントロールバス４１に出力される。■
Ｉ／Ｏデバイス３１はデータ・コントロールバス４１上
のデータを取り込む。■Ｉ／Ｏデバイス３１から取り込
んだデータが出力される。
Ｉ／Ｏデバイス３１にデータを出力する場合；■ＣＰＵ
１１からデータを出力したい第２のユニット３０のＩ／
Ｏデバイス３１のアドレスをアドレスバス４２に出力す
る。■ＣＰＵユニット１０内のデコーダ１２では、アド
レスバス４２上のアドレスデータをデコードし、第２の
ユニット選択信号線４４をアクティブに、第１のユニッ
ト選択信号線４３をインアクティブにする。■第２のユ
ニット３０内のデコーダ３３は第２のユニット選択信号
線４４がアクティブなので、アドレスバス４２上のアド
レスデータをデコードし、Ｉ／Ｏデバイス３１をアクテ
ィブにする。この時、第１のユニット２０内のデコーダ
２３は第１のユニット選択信号線４３がインアクティブ
なので何もしない。従って、第１のユニットが挿抜作業
中であっても、ＣＰＵ１１の動作に影響を及ぼすことは
ない。■ＣＰＵ１１から出力データがデータ・コントロ
ールバス４１に出力される。■ＣＰＵ１１から出力コマ
ンドがデータ・コントロールバス４１に出力される。■
Ｉ／Ｏデバイス３１はデータ・コントロールバス４１上
のデータを取り込む。■Ｉ／Ｏデバイス３１から取り込
んだデータが出力される。
【００１９】（５）ＣＰＵ１１がデータの入出力や読み
書きを行わない場合；■ＣＰＵユニット１０内のデコー
ダ１２は、第１のユニット選択信号線４３をインアクテ
ィブに、第２のユニット選択信号線４４もインアクティ
ブにする。■第１のユニット２０内のデコーダ２３は第
１のユニット選択信号線４３がインアクティブなので、
何もしない。また、第２のユニット３０内のデコーダ３
３も第２のユニット選択信号線４４がインアクティブな
ので何もしない。従って、第１のユニット２０と第２の
ユニット３０がどちらも挿抜作業中であっても、ＣＰＵ
１１の動作に影響を及ぼすことはない。
書きを行わない場合；■ＣＰＵユニット１０内のデコー
ダ１２は、第１のユニット選択信号線４３をインアクテ
ィブに、第２のユニット選択信号線４４もインアクティ
ブにする。■第１のユニット２０内のデコーダ２３は第
１のユニット選択信号線４３がインアクティブなので、
何もしない。また、第２のユニット３０内のデコーダ３
３も第２のユニット選択信号線４４がインアクティブな
ので何もしない。従って、第１のユニット２０と第２の
ユニット３０がどちらも挿抜作業中であっても、ＣＰＵ
１１の動作に影響を及ぼすことはない。
【００２０】ここで、本実施例ではユニットの枚数を２
枚としているが、これに限定されるものではなく、ユニ
ットが増加すればそれに合わせてユニット選択信号線を
増加させることにより容易に対応できる。
枚としているが、これに限定されるものではなく、ユニ
ットが増加すればそれに合わせてユニット選択信号線を
増加させることにより容易に対応できる。
【００２１】
【発明の効果】以上のように本発明によると、ＣＰＵを
搭載するＣＰＵユニットと、バックボードを経由してバ
ス接続されているＩ／Ｏデバイスやメモリを搭載する複
数のユニットとを具備し、さらにＣＰＵユニット内のＣ
ＰＵからのアドレスバスをデコードしユニット選択信号
を生成するデコーダをＣＰＵユニット内に併設するとと
もに、このユニット選択信号を該当するユニットに送信
するユニット選択信号線がデコーダと各ユニットとの間
に接続されているという構成を採っているのでＣＰＵユ
ニット内のデコーダがユニット選択信号をアクティブに
しない限りユニットはデータをデータ・コントロールバ
スに出力できないようにすることができ、これがため、
ＣＰＵユニット内のデコーダの論理をアクセスしようと
するユニットのユニット選択信号のみがアクティブにな
るように設定するとＣＰＵがアクセスしようとするユニ
ット以外のユニットの挿抜はデータ・コントロールバス
に影響を与えることがなくなり、運用中にユニットの挿
抜を行ってもデータ信号の衝突が発生せず、従って装置
全体に悪影響を与えることがないという従来にない優れ
たユニットの活線挿抜対応バス接続回路を提供すること
ができる。
搭載するＣＰＵユニットと、バックボードを経由してバ
ス接続されているＩ／Ｏデバイスやメモリを搭載する複
数のユニットとを具備し、さらにＣＰＵユニット内のＣ
ＰＵからのアドレスバスをデコードしユニット選択信号
を生成するデコーダをＣＰＵユニット内に併設するとと
もに、このユニット選択信号を該当するユニットに送信
するユニット選択信号線がデコーダと各ユニットとの間
に接続されているという構成を採っているのでＣＰＵユ
ニット内のデコーダがユニット選択信号をアクティブに
しない限りユニットはデータをデータ・コントロールバ
スに出力できないようにすることができ、これがため、
ＣＰＵユニット内のデコーダの論理をアクセスしようと
するユニットのユニット選択信号のみがアクティブにな
るように設定するとＣＰＵがアクセスしようとするユニ
ット以外のユニットの挿抜はデータ・コントロールバス
に影響を与えることがなくなり、運用中にユニットの挿
抜を行ってもデータ信号の衝突が発生せず、従って装置
全体に悪影響を与えることがないという従来にない優れ
たユニットの活線挿抜対応バス接続回路を提供すること
ができる。
【図１】本発明の一実施例を示した構成図である。
【図２】従来例を示した構成図である。
１０ ＣＰＵユニット
１１ ＣＰＵ
１２ デコーダ
２０ 第１のユニット
３０ 第２のユニット
４０ バックボード
４１ データ・コントロールバス
４２ アドレスバス
４３ 第１のユニット選択信号線
４４ 第２のユニット選択信号線
Claims (1)
- 【請求項１】 ＣＰＵを搭載するＣＰＵユニットとバ
ックボードを経由してバス接続されているＩ／Ｏデバイ
ス及びメモリを搭載する複数のユニットを備えたユニッ
トの活線挿抜対応バス接続回路において、前記ＣＰＵユ
ニット内のＣＰＵからのアドレスバスをデコードしユニ
ット選択信号を生成するデコーダをＣＰＵユニット内に
併設するとともに、このユニット選択信号を該当するユ
ニットに送信するユニット選択信号線がデコーダと各ユ
ニットとの間に接続されていることを特徴とするユニッ
トの活線挿抜対応バス接続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177144A JPH04373055A (ja) | 1991-06-21 | 1991-06-21 | ユニットの活線挿抜対応バス接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177144A JPH04373055A (ja) | 1991-06-21 | 1991-06-21 | ユニットの活線挿抜対応バス接続回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373055A true JPH04373055A (ja) | 1992-12-25 |
Family
ID=16025958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177144A Withdrawn JPH04373055A (ja) | 1991-06-21 | 1991-06-21 | ユニットの活線挿抜対応バス接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373055A (ja) |
-
1991
- 1991-06-21 JP JP3177144A patent/JPH04373055A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |