JPH0437222A

JPH0437222A - Crc coding/decoding circuit

Info

Publication number: JPH0437222A
Application number: JP14143990A
Authority: JP
Inventors: Toshiyuki Izeki; 利之井関; Shoichi Miyazawa; 章一宮沢; Tsuguyoshi Hirooka; 嗣喜広岡; Hiroshi Kurihara; 博司栗原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-06-01
Filing date: 1990-06-01
Publication date: 1992-02-07

Abstract

PURPOSE:To attain high speed CRC coding/decoding by constituting the circuit with m-sets (m is a measure of n) of k-bit (k=n/m) registers and an exclusive OR circuit, thereby using the registers of identical performance and exclusive OR circuit. CONSTITUTION:The circuit consists of m-sets (m is a measure of n) of k-bit (k=n/m) registers 101, 102 and an exclusive OR circuit (+). The k-bit registers 101, 102 latch a k-bit data in a same timing signal and output the result, the exclusive OR circuit (+) ORs exclusively two inputs and outputs the result, thereby allowing the CRC coding/decoding circuit to attain high speed arithmetic operation. That is, since the registers 101, 102 receive a clock synchronouly with an 8-bit input latches and output the 8-bit data, the high speed arithmetic operation is implemented because an 8-times of period is attained with respect to the operating clock 2. Thus, the high speed CRC coding/decoding circuit is constituted by using the registers of indentical performance and the exclusive OR circuit.

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＣＲＣ符号化・復号化回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a CRC encoding/decoding circuit.

[Conventional technology]

従来の装置は、誤シ訂正符号化技術の応用事例−ディジ
タル記像編−（トリケップス社）に記載のように、ＣＲ
Ｃ符号化・復号化回路は、ｎ次の生成多項式で演算する
場合、ｎ個のレジスタと排他的論理和回路で構成され、
データ情報をシリアルに入力および処理を行い、ＣＲＣ
の符号化・復号化を行なっていた。Conventional devices are capable of performing CR as described in Application Examples of Error Correction Coding Technology - Digital Recording Edition (Triceps).
The C encoding/decoding circuit is composed of n registers and an exclusive OR circuit when operating with an n-th order generator polynomial,
Serial input and processing of data information, CRC
was used for encoding and decoding.

たとえば、ｘ１６　＋　Ｘ＋２　＋　ｘ５　＋　１の生
成多項式で演算するＣＲＣ符号化・復号化回路は第２図
のようになジ、入力データＤｔ（ｉｔ＝７．６，５・・
・）ＶＣ同期した動作クロック２で、入力データＤｔの
７７ト演算を行う。For example, a CRC encoding/decoding circuit that operates with a generator polynomial of x16 +
・) Performs 77 operations on input data Dt using operation clock 2 synchronized with VC.

このようなＣＲＣ符号化・復号化回路に、磁気ディスク
装置等の記憶装置や、通信装置の転送データの諒９検出
のために用いられるが、ホストコンピュータの処理の高
速化に伴い、記憶装置や通信装置等の周辺装置の転送速
度の高速化が望まれている。Such CRC encoding/decoding circuits are used to detect errors in data transferred from storage devices such as magnetic disk drives and communication devices, but as the processing speed of host computers increases, storage devices and It is desired to increase the transfer speed of peripheral devices such as communication devices.

ところが、第２図に示−ｆｃＲｃ符号化・復号化回路で
に、入力データが高速化されるとレジスタのデータセッ
トアツプ時間、および、出力遅延時間や排他的論理和回
路の出力遅延時間が問題となシ、高速な動作クロック２
でシフト演算が行えない。However, in the fcRc encoding/decoding circuit shown in Figure 2, when the input data speed is increased, there are problems with the data set up time of the register, the output delay time, and the output delay time of the exclusive OR circuit. Tonashi, high-speed operation clock 2
Shift operation cannot be performed with .

〔発明が解決しようとするｖｊｌ、題〕上記従来技術は
、レジスタのデータセットアツプ時間、および、出力遅
延時間、排他的論理利回路の出力遅延時間の点くついて
の考慮がされておらず、高速な入力データ情報の符号化
・復号化が行えないという問題があった。[Problem to be solved by the invention] The above prior art does not take into consideration the data set-up time of the register, the output delay time, and the output delay time of the exclusive logic circuit. There was a problem in that high-speed encoding and decoding of input data information could not be performed.

本発明の目的は、同等の性能のレジスタおよび排他的論
理和回路を使用して、高速にＣＲＣの符号化・復号化の
行えるＣＲＣ符号化・復号化回路を提供することにある
。An object of the present invention is to provide a CRC encoding/decoding circuit that can perform CRC encoding/decoding at high speed using registers and exclusive OR circuits with equivalent performance.

[Means to solve section @]

上記目的を達成するために、本発明はｎ（ｎは整数）次
の生成多項式で演算するＣＲＣ符号化・復号化回路に対
してＩＩＩ（ｆＩＩはｎの約数）個のｋ　（ｋ＝ｎ７ｍ　）
ビットのレジスタと、排他的論理和回路とを備えること
を特徴とする。In order to achieve the above object, the present invention provides a CRC encoding/decoding circuit that operates with a generator polynomial of order n (n is an integer), and k (k=n7m )
It is characterized by comprising a bit register and an exclusive OR circuit.

[Effect]

ｋビットのレジスタは、同一のタイミング信号でにビッ
トのデータをラッチして出力する。The k-bit register latches and outputs bit data using the same timing signal.

排他的論理和回路は、二つの入力の排他的論理和を演算
して出力する。The exclusive OR circuit calculates the exclusive OR of two inputs and outputs the result.

それによって、ＣＲＣ符号化・復号化回路は高速な演算
が行える。This allows the CRC encoding/decoding circuit to perform high-speed calculations.

〔Example〕

以下、本発明の一夾施恍を第１区および第２図により説
明する。Hereinafter, the implementation of the present invention will be explained with reference to Section 1 and FIG. 2.

第１図は、本発明のＣＲＣ符号化・復号化回路を示すも
ので、１０１および１０２はへビットのレジスタで動作
クロック１０入力によシ、データを保持、および、出力
する。FIG. 1 shows a CRC encoding/decoding circuit according to the present invention. Reference numerals 101 and 102 are bit registers which hold and output data in response to an operating clock 10 input.

第２図は、従来のＣＲＣ符号化・復号化回路を示すもの
で、　　２００７ｉいし２１５は、７リツグフロツプで
、動作クロック２０人力によシ、データを保持および出
力する。FIG. 2 shows a conventional CRC encoding/decoding circuit. 2007i to 215 has 7 logic flops, operates at 20 clocks, and holds and outputs data.

従来、生成多項式Ｘ１６＋Ｘ１２＋Ｘ５＋１で演算する
ＣＲＣ符号化・復号化回路は、第２図に示すように、シ
リアルデータＤｔ（Ａ＝７．６．５・・・）を入力し、
Ｄｔに同期した動作クロック２によシ、２００　ないし
２１５の７リツプ７０ツブのデータの保持を繰シ返して
、シフト演算をしていた。Conventionally, a CRC encoding/decoding circuit that operates using the generator polynomial X16+X12+X5+1 receives serial data Dt (A=7.6.5...) as shown in FIG.
Shift operations were performed by repeatedly holding 70 bits of data from 200 to 215 using an operation clock 2 synchronized with Dt.

そこで、各７リツプフロツプの出力ｆ：ｃ、、Ｃ，。Therefore, the output f of each of the 7 lip-flops is c, , C,.

＝Ｃ１５とし、シリアルデータＤ７が入力した時の７リ
ツプフロツプの出力をＣ３−Ｃ１５とすると、第２図よ
り１ｃ’＝ｃ０■Ｄ　　　　　Ｃ＝Ｃ０Ｃ′＝００Ｃ′＝００Ｃ′−００Ｃ′＝００２　　　　＋　　　　　　　　　　　　　　　　　　１
０　　　９ｃ’　＝ｃ’　　　　　　　ｃ’　　＝＝０
０Ｓ　　　　２　　　　　　　　　　　　　　　　１１
　　　　Ｔ。= C15, and the output of the 7 lip-flop when serial data D7 is input is C3-C15. From Fig. 2, 1 c'=c0■D C=C0 C'=00C'=00 C'-00C'= 00 2 + 1
0 9c'=c'c' ==0
0S 2 11
T.

Ｃ−００Ｃ′、２＝Ｃ！、■（ｃ７５■Ｄ、）ｃ’５＝
ｃｏ４０＋（ｃ’５０＋ｐ、）　　ｃ’１．＝ｃ：２Ｃ
’　＝Ｃ０Ｑ’　＝＝（：０Ｃ’　＝Ｃ０Ｃ’　　＝＝（：０　　となる。C-00C', 2=C! ,■(c75■D,)c'5=
co40+(c'50+p,) c'1. =c:2C
'=C0Q' ==(:0 C'=C0C' ==(:0).

次に、シリアルデータＤ。が入力した時の７リツプ７０
ツグの出力ヲＣ乙〜Ｃτ５とすると、第２区と上式よシＣ２＝Ｃ０■ＤＣτ＝Ｃ〕、■Ｄ７Ｃ２＝Ｃ０Ｃ２＝００ＣＳ＝Ｃ−■（Ｃ１５■Ｄｙ）Ｃ二＝Ｃ：■（Ｃ！５■Ｄ、）Ｃ二＝Ｃ：ｃ：　−Ｃ：Ｃ２＝００Ｃ２＝００Ｃ２＝ｃ０■（Ｃ■Ｄ）＋２　　　１０　　　　１４　　　６０：５”０１１■（Ｃ！５■Ｄ、）Ｃ２＝００シリアルデータＤ５が入力した時の７リツグ７０ツグの
出力【Ｃ二〜Ｃ：５とすると第２因と上式よｐＣ５＝Ｃ
０Ｃｓ＝ｃ００　　１！　　　　　　　　　　　　　　６　　５ｃ５
　＝ｃＯｃ：　＝ｃ：Ｃ５＝　Ｃ’　　　　　　ｃ：　、Ｗ　ｃ：Ｃ：”Ｃ：
　　　　　　　　ｃ：ｔ＝＜”　””　”　　　　　　
　　Ｃ１２＝Ｃ：■（ｃ’：Ｉｔ■Ｄ５）Ｃ；−弓■（
Ｃ：、■Ｄ５）　　　Ｃ’、、ｚｃ’、。■（ｃ：４■
Ｄ６）Ｃｓ６＝Ｃ：■（Ｃ：４■Ｄ７　）Ｃ１４−ｃ：
１■（ｃ：５■Ｄ、）ｃＳ　＝ｃ：■（Ｃ１５■Ｄｙ　
）　　ｃ：ｓ　＝ｃ？　２シリアルデータＤ４が入力し
た時の７リツグ７０ツグの出力ｔｃ：〜Ｃ：、とすると
、第２図と上式よシ弓＝Ｃ：２■　　　　　　Ｑ’、　
−（’、■（ｃ：５■Ｄ、）Ｑ’　ｗｚ　Ｑ’■　　　
　　　ｃ：＝ｃ：１　　１番Ｃ４フｃＯ■　　　　　　Ｃ４＝ｃ０Ｃ’、ｃｍ　Ｃτ６■　　　　　　（、謔弓ｃ’＝ｃ’ ４　。　　　　　　　　ｃ：ｚ＝Ｃ：ｅ）（ｃ′：、■
Ｄ、）ＣＳ　ｗ　Ｃ？■（Ｃ：２ｅＤ４）　　　ｃ：ｓ
−＜■（ｃ：５■Ｄ、）ｃ：　１１１ｍ　＜■（Ｃ：、
■Ｄ５　）Ｃ１４−０１０■（ｃ！４■Ｄ６）ｃニーｃ
：ｏ＋（ｃ：、■Ｄ４　）ｃ：５−ｃ１１■（Ｃ：、■
Ｄ、）シリアルデータＤ、が入力し走時の７リツプ７０
ツグの出力ヲＣ：〜Ｃｉ５とすると、第２図と上式よｐ
Ｃ：＋ｘ（Ｃ：、（ｉ）Ｄ、））■ｎ、　　　　　　ｃ
ニーｃ：Ｏ＋（ｃ：４０＋ｐ、）Ｃ’−Ｃ’　Ｑ＋Ｄ　
　　　　　ｃニーｃ：■（Ｃ：ｓｅＤ、）ＣトＣ：、（
ｉ）Ｄ、　　　　　　Ｃ？ｏＩＣｏｓｃ５　、、、ｃＤ
■Ｄ　　　　　ぐ、＝Ｃ＝ｓ　　　１４　　６ｃニーｃ：、＠ｏ、　　　　　　＜２＝’Ｓ■Ｉ：　（
Ｃ：、■（＜＄、））ｅＤ。Next, serial data D. 7 lip 70 when entered
If the output of Tsugu is C~Cτ5, then the second ward and the above equation are C2=C0■D Cτ=C], ■D7 C2=C0 C2=00 CS=C−■(C15■Dy) C2= C:■(C!5■D,) C2=C: c: -C: C2=00 C2=00 C2=c0■(C■D) +2 10 14 6 0:5"011■(C!5 ■D,) C2 = 00 When serial data D5 is input, the output of 7rig 70tsugu [C2 ~ C: If 5, then the second factor and the above equation, pC5 = C
0Cs=c0 0 1! 6 5c5
=cOc: =c: C5=C' c: , W c:C:"C:
c:t=<” ”” ”
C12=C:■(c':It■D5)C;-bow■(
C:,■D5) C',,zc',. ■(c:4■
D6) Cs6=C:■(C:4■D7)C14-c:
1■(c:5■D,)cS =c:■(C15■Dy
) c:s = c? 2 When serial data D4 is input, the output of 7 rigs and 70 tsugs is tc: ~ C:, then Figure 2 and the above equation = C: 2 ■ Q',
-(',■(c:5■D,)Q' wz Q'■
c:=c:1 No. 1 C4fu cO■ C4=c0 C', cm Cτ6■ (, 謔 Bow c'=c' 4. c:z=C:e) (c':,■
D,) CS w C? ■(C:2eD4) c:s
-<■(c:5■D,) c: 111m <■(C:,
■D5)C14-010■(c!4■D6)c knee c
:o+(c:,■D4)c:5-c11■(C:,■
D,) 7 rip 70 when serial data D is input and run
If the output of Tsug is C: ~Ci5, then p according to Fig. 2 and the above equation.
C:+x(C:, (i)D,)) ■n, c
Knee c:O+(c:40+p,)C'-C'Q+D
c knee c:■(C:seD,)CtoC:,(
i) D, C? oICosc5,,,cD
■D gu,=C=s 14 6 c knee c:, @o, <2='S■I: (
C:,■(<$,))eD.

く＝Ｃ本（（、■（＜β　　Ｃ：Ｍ＝Ｃ：■（Ｃ：２■
Ｄ４）Ｄ７））ｅＤ１Ｃ−＝Ｃ：■（Ｃ：２ｅ）Ｄ４）　　　ｃ：、−ｃ：ｅ
（ｃ：、ｅｐ、）ＣツーＣ：■（Ｃ：、■ＤＳ　）　　
＜１−＜。■（Ｃ：４■Ｄ、）シリアルデータＤ２が入
力した時の７リツプ７０ツブの出力ｔＣ４ｔＪ’＝Ｃ：
ｓとすると、第２図と上式よりｃニー（ｃ：、４→（（４■Ｄ、））ｅＤ２（：、ニー
（（’、、■（＜β７）ｅＤ。Ku=C books ((,■(<β C:M=C:■(C:2■
D4) D7)) eD1 C-=C: ■ (C:2e) D4) c:, -c:e
(c:, ep,) C to C: ■ (C:, ■DS)
<1-<. ■(C:4■D,) 7-lip 70-tub output when serial data D2 is input tC4tJ'=C:
If s, then from Fig. 2 and the above equation, c knee(c:, 4→((4■D,))eD2(:, knee((',,■(<β7)eD).

”２　”　＜　２■Ｄ４Ｃ８＝Ｃ０■ＤＢ　　　　１Ｂ　　　　ＳＣζべ０■ＤＣ：　−”２（ｆ）（ｃ”、、■Ｄ、）Ｃ’、ｍ　Ｃ’
、■（Ｃ：４■Ｄ、）ｃ：。−ｃ：（ｉ）（ｃ’：、Ｏ＋ｎ、　）Ｃ’、、ｗ
ｍ　ＣｏＳ＜２＝Ｃ″、■〔（＜β （（４■Ｄ、））■Ｄ、）＜”（＜ｓｅＤ、）■［：（Ｃ：。ｅ）　＜５＝＜■［
（Ｃ：、ｅ）（Ｃ：４ｅＤ４月■Ｄ２〕（ｃ！５■Ｄ７
））■Ｄ、）ｃ：＝Ｃ匝（ｃ’：、■　　　ｃ、’：４
＝ｃ’：、■（ｃ！２■Ｄ、）（Ｃ：５■Ｄ７））ｅＤ
。"2"< 2■D4 C8=C0■D B 1B S Cζbe0■D C: -"2(f)(c",,■D,)C', m C'
,■(C:4■D,) c:. -c:(i)(c':,O+n, )C',,w
m CoS <2=C″, ■[(<β ((4■D,))■D,) <”(<seD,)■[:(C:.e) <5=<■[
(C:, e) (C:4eD April ■D2] (c!5■D7
))■D,)c:=C匝(c':,■c,':4
=c':,■(c!2■D,)(C:5■D7))eD
.

弓＝＜■（Ｃ：２■Ｄ４）　　ｃ：５＝ｃ：■（ｃ’：
５■Ｄ、）シリアルデータＤ、が入力した時の７リツプ
７０ツブの出力ヲ弓〜ｃ：５とすると、第２図と上式よ
シＣ二＝　（Ｃ：＠　（ｃ”、５ｅ）ｐ６）　）Ｏ＋Ｄ。Bow=<■(C:2■D4) c:5=c:■(c':
5■D,) When the serial data D is input, the output of 7 lips and 70 tubes is ~c:5. According to Figure 2 and the above formula, C2 = (C: @ (c", 5e) p6)) O+D.

Ｃ７，＝Ｃ￥。■（Ｃ：４■Ｄ４））■Ｄ２Ｃ２−〇：
　１■（Ｃ：５ｅＤ７月■Ｄ。C7,=C¥. ■(C:4■D4))■D2C2-〇:
1■(C:5eDJuly■D.

Ｃ二＝Ｃτ、ｅＤ４Ｃ７＝ｃｏ■Ｄ４　　１ｓ　　　５ＣＳ”（Ｃ：４■Ｄ６）■〔（Ｃ：■（Ｃ！、ｅＤ６）
）ｅＤ。C2=Cτ, eD4 C7=co■D 4 1s 5 CS” (C:4■D6)■[(C:■(C!, eD6)
)eD.

Ｃ二＝（＜ｓｅＤ、）■〔（＜ｏ■（ｃ１４■Ｄ６月■
Ｄ２ｃ７．＝ｃ：■〔（化■（Ｃ！５■Ｄ、））ｅＤ。C2=(<seD,)■[(<o■(c14■DJune■
D2c7. =c: ■ [( 化■ (C!5■D, )) eD.

弓＝Ｃ！■（Ｃ：２■Ｄ４）ｃ：　＝ｃ：■（Ｃ：、■Ｄ、）Ｃ：ｏ＝＜■（Ｃ：４■Ｄ６）Ｃ：、−ｃ：ｏ＋（ｃ：、（ｉ）Ｄ、　）Ｃ：２　”　
ＣｕＯ〔（Ｃ：■（Ｃ：、ｅＤ５））■Ｄ、　）”ｔ　
ｓ　＝”：■〔（Ｃ！。■（Ｃ！４■Ｄ６月■Ｄ２〕Ｃ
′−Ｃ０■（（＜、■（Ｃ：、■Ｄ７月■Ｄ５〕Ｃ：　
ｓ　＝＜■（Ｃ：２■Ｄ４）シリアルデータＤ０が入力した時の７リツプ７０ツブの
出力ラフ〜Ｃ：５とすると、第２図と上式よｐＣ８ｏ＝
＝　（ＣｕＯ（Ｃ：２■Ｄ４））ｅＤ。Bow=C! ■(C:2■D4) c: =c:■(C:, ■D,) C:o=<■(C:4■D6) C:, -c:o+(c:, (i)D , )C:2”
CuO [(C:■(C:, eD5))■D, )"t
s =”:■ [(C!.■(C!4■DJune■D2)]C
'-C0■((<,■(C:,■DJuly■D5]C:
s = < ■ (C: 2 ■ D4) When the serial data D0 is input, the output rough of 7 lip 70 tubes ~ C: 5, then according to Fig. 2 and the above equation, pC8o =
= (CuO(C:2■D4))eD.

Ｃ：＝（Ｃ：■（Ｃ！５■Ｄ５月■Ｄ。C:=(C:■(C!5■DMay■D.

Ｃ３＝（Ｃ０■（Ｃｏ■Ｄ））ｅＤ２Ｃ８＝（Ｃ０■（Ｃ０■Ｄ））ｅＤ。C3=(C0■(Co■D))eD2 C8=(C0■(C0■D))eD.

Ｃ８＝Ｃ０■Ｄ＜””Ｃ：ｓｅＤ、）■［（Ｃ：■（Ｃ：２■Ｄ４））
■Ｄｏ〕Ｃ３＝（Ｃ０（ｉ）Ｄ　）ｅＸ　（＜■（Ｃ：
、（Ｅ）Ｄ５月■Ｄ、　）ｃＦ７＝　（Ｃ：５（ｉ）Ｄ
、　）Ｏ＋ｔ：　（Ｃ’：。（ｉ）（Ｃ：４■Ｄ６）　
）■Ｄ、）Ｃ：＝Ｃｏ■（（Ｃ？１■（Ｃ！、■Ｄ７月
■Ｄ、〕Ｃ３＝Ｃ０■（Ｃ０■Ｄ）？＋　　　　　　１２４Ｃ：。＝Ｃ：■（Ｃ！、ｅＤ５）Ｃ８＝Ｃ０■（Ｃ０■Ｄ）１１　　　　Ｓ　　　　　　１４　　　６＜２＝　（ｃ
’：■（ｃ’：５ｏ＋Ｄ、月■（（ｃＨｏ＋（ｃｇ２■
ｎ４））＠ｐ０）０１３＝＜■〔（Ｃ：■（Ｃ！、ｅＤ
５））■Ｄ、〕ｃ７４＝ｃｏ６■ｃ　（ｃ：。■（Ｃ’
：、ｅＤ６）　ｌ■Ｄｉ２）＜ｓ＝Ｃ：■〔（Ｃ！５■
Ｄ７））■Ｄ５〕　　　となる。C8=C0■D <””C:seD,)■[(C:■(C:2■D4))
■Do]C3=(C0(i)D)eX (<■(C:
, (E)DMay■D, )cF7= (C:5(i)D
, )O+t: (C':.(i)(C:4■D6)
)■D,)C:=Co■((C?1■(C!,■DJuly■D,)C3=C0■(C0■D) ?+ 124 C:.=C:■(C!, eD5) C8=C0■(C0■D) 11 S 14 6<2= (c
':■(c':5o+D, month■((cHo+(cg2■
n4)) @p0)013=<■[(C:■(C!, eD
5))■D,]c74=co6■c (c:.■(C'
:, eD6) l■Di2)<s=C:■[(C!5■
D7))■D5].

従って、上式は、へビット（Ｄ７　＋　Ｄ６　＋　Ｄ５
１　Ｄ４　ＴＤ５　＋　Ｄ２　＊　Ｄ４．　Ｄｏ）の入
力データに対して、各７リツプフロツプが次段に保持す
るデータを示している０丁なわち、へビットの入力デー
タｔ−ｉ列処理するＣＲＣ符号化・復号化回路は、上式
よシ、第１図のようになる。なお、排他的論理和演算で
は結合の法則Ａ■（Ｂ■Ｃ）＝（Ａ■Ｂ）■Ｃが成立す
ることを利用している。Therefore, the above formula becomes Hbit(D7 + D6 + D5
1 D4 TD5 + D2 * D4. The CRC encoding/decoding circuit that processes the input data ti column of 0 bits, that is, 0 bits indicating the data to be held in the next stage by each 7 lip-flop, for the input data of Do) is calculated by the above formula. Okay, it should look like Figure 1. Note that the exclusive OR operation utilizes the fact that the associative law A.sub.(B.sub.C)=(A.sub.B).sub.C holds true.

飢１図に示す動作クロック’ｔ”ｉｂ八へットの入力デ
ータに同期したクロックで、レジスタ１０１および１０
２に入カレ、へピット分のデータを保持および出力する
。従って、第２図に示す動作クロック２に対して、入信
の周期となり、高速な演算が行える。The registers 101 and 10 are clocked in synchronization with the input data of the operating clock 't'ib8het shown in Figure 1.
2 holds and outputs the data for the input and the pits. Therefore, the period of reception corresponds to the operation clock 2 shown in FIG. 2, and high-speed calculation can be performed.

なお、従来はシリアルデータを使用しているため、第１
図の回路を用いるには、データのシリアル・パラレルデ
ータ変換回路が必要であるが、磁気ディスク装置等に、
シリアル・パラレルデータ変換回路を内置しており、問
題とはならない。Note that conventionally, serial data is used, so the first
To use the circuit shown in the figure, a data serial/parallel data conversion circuit is required.
Since the serial/parallel data conversion circuit is installed internally, this should not be a problem.

本実施ガによれば、従来の性能のレジスタや排他的論理
和回路を用いてＣＲＣ符号化・復号化回路を構成するこ
とができ、安価で高速演算できるという効果がある。According to this embodiment, the CRC encoding/decoding circuit can be configured using registers and exclusive OR circuits with conventional performance, and has the advantage of being able to perform high-speed calculations at low cost.

〔Effect of the invention〕

本発明によれば、従来の性能のレジスタ、および、排他
的論理和回路を使用して、高速なＣＲＣ符号化・復号化
回路を構成することができ、高速、かつ、安価なシステ
ムの構築が容易である。According to the present invention, it is possible to configure a high-speed CRC encoding/decoding circuit using conventional performance registers and exclusive OR circuits, and it is possible to construct a high-speed and inexpensive system. It's easy.

[Brief explanation of drawings]

第１図は本発明の一実施例のＣＲＣ符号化・復号化回路
図、第２図は、従来のＣＲＣ符号化・復号化回路図であ
る。１０１．１０２・−・レジスタ２００〜２１５・・・フリップ７０ツブ。FIG. 1 is a CRC encoding/decoding circuit diagram according to an embodiment of the present invention, and FIG. 2 is a conventional CRC encoding/decoding circuit diagram. 101.102...Registers 200-215...Flip 70 knobs.

Claims

[Claims] C that operates with a generator polynomial of order 1, n (n is any integer)
The CRC encoding/decoding circuit is characterized by comprising m (m is a divisor of n) k (k=n/m) bit registers and an exclusive OR circuit. decoding circuit.