JP3339803B2 - Error correction code generation circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、誤り訂正符号生成
回路、特に Reed Solomon 符号の生成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error correction code generation circuit, and more particularly to a Reed Solomon code generation circuit.
【0002】近年、情報処理装置のデータ処理速度の高
速化にともない、データの処理量が著しく増加してい
る。このように、処理されるデータの量が増加するとと
もに増加するデータの誤りが問題となっている。このデ
ータの誤りの問題を解決するため、処理データに誤り検
出/訂正をするための冗長データを付加して対処してい
る。In recent years, as the data processing speed of information processing apparatuses has been increased, the amount of data processing has been significantly increased. As described above, as the amount of data to be processed increases, an error in data that increases increases becomes a problem. In order to solve this data error problem, redundant data for error detection / correction is added to the processed data.
【0003】データの処理量の増加に対しては、データ
に対しての誤り訂正の冗長データの割合を減らすため、
効率の良い誤り訂正符号を持つシステムが要求されてい
る。そしてこれらの回路規模は、肥大化を防ぎつつ、複
雑さのないものが要求されている。In order to reduce the ratio of redundant data for error correction to data,
There is a need for a system having an efficient error correction code. In addition, it is required that these circuit scales have no complexity while preventing enlargement.
【0004】[0004]
【従来の技術】誤り訂正符号 Reed Solomon 符号(RS
符号)の従来の生成回路について、磁気テープ装置への
適用を例にとって、説明する。従来の磁気テープ装置で
は、複数のトラックにデータを記録する場合、各トラッ
クについて誤り訂正符号を付加して、データの信頼性を
確保する方式をとっていた。誤り訂正符号は、データ1
4バイトに対して4バイト付加する方式(単一の論理方
式)であった。2. Description of the Related Art Error-correcting code Reed Solomon code (RS)
) Will be described by taking an application to a magnetic tape device as an example. In the conventional magnetic tape device, when data is recorded on a plurality of tracks, an error correction code is added to each track to secure data reliability. The error correction code is data 1
In this method, four bytes are added to four bytes (a single logical method).
【0005】このように、少ないデータ数に対して誤り
訂正符号を作成するため、誤り訂正符号作成手順とし
て、一度に14バイトを処理していた。そのため、複数ト
ラックにデータを記録する場合でも、複数トラック分の
符号生成回路を用意する必要はなかった。ところが、近
年の情報処理装置のデータ処理要求は、年々増加する傾
向にあるため、磁気テープ装置も単位面積あたりに記録
できる量を増加する必要が増してきている。As described above, in order to generate an error correction code for a small number of data, 14 bytes are processed at a time as an error correction code generation procedure. Therefore, even when data is recorded on a plurality of tracks, there is no need to prepare a code generation circuit for a plurality of tracks. However, data processing demands of information processing apparatuses in recent years tend to increase year by year, and thus it is necessary to increase the amount of data that can be recorded per unit area of a magnetic tape apparatus.
【0006】単位面積当たりのデータ記録量を増やす方
法として、記録したいデータに付加する誤り訂正符号を
減らして、効率の良い誤り生成符号を付加する方法が考
えられる。例えば、多いデータに対して少ない誤り訂正
符号を付加する方法である。この方式では、付加する誤
り訂正符号の量が減る代わりに、誤り訂正ができる能力
が低下する。そのために、単一の論理方式の誤り訂正符
号でなく、複数の誤り訂正符号を使うことで、誤り訂正
能力の低下を無くする。As a method of increasing the data recording amount per unit area, a method of reducing the number of error correction codes added to data to be recorded and adding an efficient error generation code can be considered. For example, there is a method of adding a small number of error correction codes to a large amount of data. In this system, the ability to perform error correction is reduced instead of reducing the amount of error correction code to be added. For this reason, a plurality of error correction codes are used instead of a single logical error correction code, so that a decrease in error correction capability is prevented.
【0007】図5は従来の誤り訂正符号生成回路の一例
である。誤り訂正符号(RS符号)を作成するには、生
成多項式を実施する計算回路が必要である。計算回路
は、大きく分けて積算部5-1と加算部6と保持部1との
3部分から構成される。入力データが1バイト入力され
るごとに、保持部1が保持しているデータを読み出し、
そのデータを積算部5で積算(掛け算の意味、以下同
様)し、積算結果を入力データ(DATA)と加算部6で加算
(EOR)し、その結果を保持部1の同一場所に格納す
る。保持部1は、クロックで動作するので、さきほどの
動作を1クロックで処理する。FIG. 5 shows an example of a conventional error correction code generation circuit. In order to generate an error correction code (RS code), a calculation circuit for executing a generator polynomial is required. The calculation circuit is roughly divided into three parts, namely, an accumulator 5-1, an adder 6, and a holding unit 1. Each time one byte of input data is input, the data held by the holding unit 1 is read,
The data is multiplied by the multiplication unit 5 (meaning of multiplication, the same applies hereinafter), the multiplication result is added to the input data (DATA) by the addition unit 6 (EOR), and the result is stored in the same location of the holding unit 1. Since the holding unit 1 operates with a clock, the above operation is processed with one clock.
【0008】一般的に、保持部1はREG(レジスタ)
で実現されている。誤り訂正符号の計算としては、保持
部(REG)1のデータを読み出し、積算し、保持部1
へ書き込む過程をクロックの1サイクルで実現するのと
同等の機能が必要である。Generally, the holding unit 1 has a REG (register)
Has been realized. As the calculation of the error correction code, the data in the holding unit (REG) 1 is read out, integrated, and
A function equivalent to realizing the process of writing data into one cycle of a clock is required.
【0009】[0009]
【発明が解決しようとする課題】複数の誤り訂正符号を
使用する場合は、誤り訂正符号を並列処理で作成する必
要が発生する。そのため、一度に複数の誤り訂正符号を
保持するREGが増え、回路規模が膨大になる。回路規
模が増大してくるとコストアップすると共に、装置の小
型化の要求に応じられないという問題が発生する。When a plurality of error correction codes are used, it is necessary to generate the error correction codes by parallel processing. Therefore, the number of REGs holding a plurality of error correction codes at once increases, and the circuit scale becomes enormous. As the circuit scale increases, the cost increases, and a problem arises in that the demand for downsizing the device cannot be met.
【0010】そこで、REGの替わりにメモリを使用し
てデータを保持する構成が考えられるが、新たな問題が
生ずる。すなわち、誤り訂正符号を作成するのにREG
を使用していた従来例では、クリア処理をすれば複数の
REGの初期化を容易にすることができたのに対して、
データ保持にメモリを使用すると、メモリの全アドレス
にライトしないと実現できない。また、誤り訂正符号を
REGを使用した生成回路では、REGのデータをリー
ドし、そのデータを演算した結果を次のクロックでライ
トすることが出来た。しかし、メモリでは、このREAD a
fter WRITE処理がメモリの出力と演算回路とを接続し、
かつ演算回路とメモリの入力と接続するだけでは実現で
きない。To solve this problem, a configuration is conceivable in which data is held using a memory instead of the REG, but a new problem arises. That is, REG is used to create an error correction code.
In the conventional example using, it was possible to easily initialize a plurality of REGs by performing a clearing process.
If a memory is used for holding data, it cannot be realized unless all addresses of the memory are written. Further, in the generation circuit using the REG as the error correction code, the data of the REG was read, and the result obtained by operating the data could be written at the next clock. But in memory this READ a
fter WRITE processing connects the output of the memory and the arithmetic circuit,
Moreover, it cannot be realized only by connecting the arithmetic circuit and the input of the memory.
【0011】[0011]
【課題を解決するための手段】データ列に対応する誤り
訂正符号を生成する誤り訂正符号生成回路であって、前
記誤り訂正符号生成回路は、メモリ素子からなる保持部
と、アドレス作成部と、乗算部と、レジスタと、加算部
とを有し、前記保持部は所定バイト数のデータで構成さ
れる複数のデータ列の各々に対応する記憶領域を有し、
アドレス作成部は複数のデータ列の各々に対応する前記
記憶領域のアドレスを設定するものであり、(1)前記
乗算部において、前記所定のデータ列に対応する前記記
憶領域から読み取られ前記レジスタに記録されているデ
ータは所定の乗算処理をされて乗算結果データとなり、
前記乗算部から前記加算部に送出され、(2)前記加算
部において、前記乗算結果データは前記加算部に入力さ
れた所定のデータ列の第i番目の所定バイトのデータと
排他的論理和の演算が施されて演算結果データとなり、
前記保持部に送出され、(3)前記演算結果データは前
記所定データ列に対応する前記保持部の記憶領域に前記
アドレス作成部で設定されたアドレスに基づき記憶さ
れ、前記複数のデータ列の各データ列の第i番目の所定
バイトのデータが(1)、(2)、(3)の処理を施さ
れた後に、各データ列の第i+1番目の所定バイトのデ
ータが順次、(1)、(2)、(3)の処理を行ない、
最終バイトのデータの処理を完了した後、前記保持部に
格納されている各データ列毎の演算結果データに基づい
て各データ列毎に誤り訂正符号を生成することを特徴と
する誤り訂正符号生成回路。Means for Solving the Problems An error correction code generating circuit for generating an error correction code corresponding to the data string, prior to
The error correction code generation circuit includes a holding unit including a memory element.
, An address generator, a multiplier, a register, and an adder
And the holding unit is configured with data of a predetermined number of bytes.
Having a storage area corresponding to each of the plurality of data strings,
The address creation unit is adapted to correspond to each of a plurality of data strings.
(1) setting an address of a storage area;
In the multiplication unit, the data corresponding to the predetermined data sequence is stored.
Data read from the storage area and recorded in the register
The data is subjected to predetermined multiplication processing to become multiplication result data,
Sent from the multiplication unit to the addition unit;
The multiplication result data is input to the addition unit.
Data of the i-th predetermined byte of the predetermined data string
Exclusive OR operation is performed to become operation result data,
(3) the operation result data is
In the storage area of the holding unit corresponding to the predetermined data string,
Stored based on the address set in the address creation section
The i-th predetermined number of each of the plurality of data strings
Byte data is processed by (1), (2), (3)
After that, the data of the (i + 1) th predetermined byte of each data string is
The data sequentially performs the processing of (1), (2), and (3),
After completing the processing of the last byte of data,
Based on the operation result data for each stored data string
An error correction code generation circuit for generating an error correction code for each data string .
【0012】又、前記メモリ素子は書込みポートと読み
取りポートとを有するものであり、同一サイクルで異な
るアドレスの読み取りと書込みを行うように構成する。
図1に、本発明の一実施例構成図を示す。図1の保持部
1をレジスタではなくメモリ素子で構成することによ
り、格納するバイト数が増えた場合に回路規模の縮小化
が実現できる。メモリ素子で構成する為に、メモリ素子
のアドレスを制御する部分、読み書きを制御する部分を
設ける。また、メモリ素子のデータを読み取り(READ)、
積算し、保持部へ書き込む過程をクロック(CLOCK) の1
サイクルで実現するのと同等の機能、誤り訂正符号(E
CC)を作成する前に保持部を初期化する機能を持たせ
る。The memory element has a write port and a read port, and is configured to read and write different addresses in the same cycle.
FIG. 1 shows a configuration diagram of an embodiment of the present invention. By configuring the holding unit 1 of FIG. 1 with a memory element instead of a register, it is possible to reduce the circuit scale when the number of bytes to be stored increases. In order to configure the memory device, a portion for controlling the address of the memory device and a portion for controlling reading and writing are provided. In addition, read the data of the memory element (READ),
The process of integrating and writing to the holding unit is defined as one of clocks (CLOCK).
Error correction code (E
A function to initialize the holding unit before creating CC) is provided.
【0013】[0013]
【発明の実施の形態】図1は本発明の一実施例構成図で
ある。図中、1は誤り訂正符号生成回路の保持部で、デ
ュアルポートRAMで実現するものである。2および3
はアドレス作成部で、メモリのアドレス制御をする信号
を作成するものである。4はA PORTの書き込みを制御す
るライトコントロール部である。5はα積算演算をする
積算回路であり、AND,ORなどのゲートによって実現す
る。6は図5に示す従来の誤り訂正符号作成部と同じE
OR(加算)部である。FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, reference numeral 1 denotes a holding unit of the error correction code generation circuit, which is realized by a dual port RAM. 2 and 3
Is an address creation unit for creating a signal for controlling the address of the memory. Reference numeral 4 denotes a write control unit for controlling writing of A PORT. Reference numeral 5 denotes an integration circuit for performing an α integration operation, which is realized by a gate such as AND or OR. 6 has the same E as that of the conventional error correcting code generator shown in FIG.
This is an OR (addition) unit.
【0014】7は保持部1をメモリで実現すると発生す
る下記の問題を解決するために設けられた部分である。
即ち、その問題とは、保持部1は、符号作成前に保持し
ているデータを初期化する必要があるが、従来の生成回
路で保持部をREGで実現していた場合、クリア端子を
操作することで、REG部分が何個あっても一度に初期
化できた。メモリの場合、初期化するには各アドレス
に、データを書き込んで初期化する必要がある。この動
作の代わりに、初期化のすんでいないデータをBPORTか
らREADしたときにREG7で出力を"00"hex にできる構
成をもつことで実現する。Reference numeral 7 denotes a portion provided to solve the following problem which occurs when the holding section 1 is realized by a memory.
That is, the problem is that the holding unit 1 needs to initialize the held data before creating the code, but if the holding unit is realized by REG in the conventional generation circuit, the clear terminal is operated. By doing so, it was possible to initialize all REG parts at once. In the case of a memory, it is necessary to write data to each address to initialize the memory. Instead of this operation, this is realized by having a configuration in which the output can be set to "00" hex by REG7 when data that has not been initialized is read from BPORT.
【0015】REG7の機能としてもう1つある。メモ
リは、メモリ自身の出力データを、メモリ以外の部分で
保持せずに、そのまま同一メモリの入力に接続した場
合、現在出力しているデータを、メモリにライトするこ
とができない。そのためにデータを保持する機能を有す
る構成を持つレジスタを設けている。このREG7は、
データを保持する機能を有するものであれば、REGで
なくてもよい。There is another REG7 function. If a memory is connected to an input of the same memory as it is without holding output data of the memory itself in a portion other than the memory, data currently output cannot be written to the memory. For this purpose, a register having a function of retaining data is provided. This REG7 is
It is not necessary to use REG as long as it has a function of retaining data.
【0016】本実施例は、生成多項式G(X)=(X+
α254)(X+α0)(X+α )(X+α2)、符号長n=1
36、最小距離dmin =5(検査語=4)に基づいて作
成している(ANSI 128-TRACK,PARALLEL SERPENITINE X3
B5/96-164)。そして、処理するデータは16トラック×
2=32個のデータを1バイトづつ各トラック順に処理
する。なお、生成多項式および、X,α等に関しては、
例えば、誤り訂正符号との応用(テレビジョン学会編)
等を参照されたい。In this embodiment, the generator polynomial G (X) = (X +
α 254 ) (X + α 0 ) (X + α) (X + α 2 ), code length n = 1
36, based on minimum distance dmin = 5 (check word = 4) (ANSI 128-TRACK, PARALLEL SERPENITINE X3
B5 / 96-164). The data to be processed is 16 tracks ×
2 = 32 pieces of data are processed in the order of tracks on a byte-by-byte basis. Note that regarding the generator polynomial and X, α, etc.,
For example, application to error correction code (Television Society)
Please refer to.
【0017】誤り訂正符号の作成は、図2に示すフロー
チャートに従って行われる。生成多項式の演算を行うた
めには、先ず、データを処理する前に回路を初期化する
必要がある。そこで、保持部1を初期化する。最初の1
バイト目を処理するときに、REG7の出力が"00"hex
であるようにクリア端子で初期化する。これで、REG
7の出力がゼロとなるため、積算回路5-1の出力もゼロ
となり、EOR6に入力からデータが入力されると、保
持部に入力されたデータがそのままライトされる。The creation of the error correction code is performed according to the flowchart shown in FIG. In order to perform the operation of the generator polynomial, first, it is necessary to initialize the circuit before processing the data. Therefore, the holding unit 1 is initialized. First one
When processing the byte, the output of REG7 is "00" hex
Initialize with the clear terminal as follows. Now, REG
7, the output of the integrating circuit 5-1 also becomes zero, and when data is input from the input to the EOR 6, the data input to the holding unit is written as it is.
【0018】処理対象のデータは、16トラックのデータ
が2グループ、合計32のデータである。最初のグループ
をEVEN、次のグループをODD と呼ぶことにする。処理は
EVENのトラック0から始め、続いてEVENのトラック1,
2,3,4,・・,15を順次処理する。EVENのトラック
の処理に続いてODD のトラック0,1,2,3,4,・
・,15の順に処理する。 The data to be processed is a total of 32 data of 2 groups of 16 track data. The first group is called EVEN and the second group is called ODD. Processing is
Start with EVEN track 0, then EVEN track 1,
2, 3, 4,..., 15 are sequentially processed. Following the processing of the EVEN track, the ODD tracks 0, 1, 2, 3, 4,.
・ Process in the order of 15 .
【0019】16トラックの2グループが終了したら、次
の処理に入る。すなわち所定のトラックの1バイト目の
データに対する処理として、(1) 保持部1のこの所定の
トラックのデータを記憶するために設定された記憶領域
に記憶されている1バイト目のデータをREADし、レジス
タ7に転送し、レジスタ7 から積算回路5-1 に送る。
(2) そのデータを積算回路5-1 で演算し、演算結果のデ
ータを加算部6 に送る。(3) この演算結果のデータと加
算部6 に入力されたこの所定トラックの2バイト目の入
力データとをEOR(加算)し、その結果のデータを保
持部1 に送る。(4) この結果のデータは保持部1のこの
所定のトラックのデータを記憶するために設定された記
憶領域にWRITE される。この一連の処理が終了したら次
のトラックのデータを処理するために、次のトラックの
1 バイト目のデータが記憶されている保持部1の記憶領
域にアドレスを変更する。(1) 、(2) 、(3) 、(4) と同
様の処理を行なう。この様に、各トラックの1バイト目
のデータに対する処理が終了すると、各トラックの2バ
イト目のデータに対して、(1) 、(2) 、(3) 、(4) と同
様の処理を行なう。 [0019]16When you have finished two groups of tracks,
Process. IeThe first byte of a given track
As processing for the data,(1) Holding part 1This predetermined
Storage area set to store track data
The first byte stored inREAD dataAnd Regis
Data from the register 7 to the integrating circuit 5-1.
(2) Calculate the data with integrating circuit 5-1Data of the operation result
The data is sent to the adder 6.(3)The data of this operation result and
This predetermined value input to the arithmetic unit 6Enter the second byte of the track
Force data andToEOR (addition)And save the resulting data.
Send to the holding unit 1.(Four) The resulting data isHolder 1This
A record set to store data for a given track
In the storage areaWRITEBe done. When this series of processing is completedNext
To process the data of the next track,
Storage area of the holding unit 1 where the first byte data is stored
Change the address to the area. Same as (1), (2), (3), (4)
The same processing is performed. Thus, the first byte of each track
When the processing for the data of
Same as (1), (2), (3), and (4)
The same processing is performed.
【0020】上記の処理が終了するまで図2のフローチ
ャートのループを繰り返す。各トラックの132 バイトの
処理が終了した段階で保持部1から各トラックに対応し
た記憶領域からデータをREADし、そのデータを積算回路
5-2および5-3で演算したものが、求める誤り訂正符号
(d0 ,d1 ,d2 ,d3 ) である。The loop of the flowchart of FIG. 2 is repeated until the above processing is completed. At the stage when the processing of 132 bytes of each track is completed, the holding unit 1 corresponds to each track.
The data obtained by reading the data from the stored storage area and calculating the data by the integration circuits 5-2 and 5-3 is the error correction code to be obtained.
(d 0 , d 1 , d 2 , d 3 ).
【0021】アドレス作成回路は、ライト用とリード用
とが必要である。しかし、各トラックの処理をするため
にB PORTでREADするアドレスと、次に演算した結果をWR
ITEするアドレスとは同じである。つまり、WRITE アド
レスとREADアドレスの関係には規則性がある。図4のタ
イミングを時間軸上の同じ点で見ると、図3のアドレス
コントロールの表で定義されるアドレスは、WRITE とRE
ADとで1アドレス異なるっている。この事実を利用し
て、アドレス作成回路はADD GEN.2一つだけとし、WRIT
E アドレスは、READアドレスの値からマイナス1したア
ドレスを作成することで回路の簡略化を図る。The address creation circuit needs to be for writing and for reading. However, the address read by B PORT to process each track and the result of the next operation
It is the same as the address for ITE. That is, the relationship between the WRITE address and the READ address has regularity. Looking at the timing of FIG. 4 at the same point on the time axis, the addresses defined in the address control table of FIG. 3 are WRITE and RE.
One address is different from AD. Taking advantage of this fact, only one ADD GEN.
The circuit of the E address is simplified by creating an address obtained by subtracting 1 from the value of the READ address.
【0022】保持部1をメモリで実現する場合には初期
化が容易に出来ないと言う問題への対処方法として、R
EG7のクリア端子で実現したが、REG7の出力が伝
わらないようなゲートを設ける方法でもよい。また、積
算回路5-1の出力がゼロになるようなゲートでもよい。
また、メモリ1の入力に入力が直接接続されるような切
替え回路を設けて、各トラックの最初の1バイト目が保
持部1にライトされるような方法でもよい。特記してい
ない方法でも、最初の各トラックの最初の1バイト目が
保持部1にライトされるような方法であればよい。When the holding unit 1 is implemented by a memory, a method for solving the problem that initialization cannot be easily performed is as follows.
Although realized by the clear terminal of EG7, a method of providing a gate that does not transmit the output of REG7 may be used. Further, a gate whose output of the integrating circuit 5-1 becomes zero may be used.
Alternatively, a switching circuit may be provided such that the input is directly connected to the input of the memory 1, and the first byte of each track may be written to the holding unit 1. A method not particularly specified may be a method in which the first byte of the first track is written to the holding unit 1.
【0023】又、本実施例では、ADD GEN.2で作成した
アドレスをREADアドレス(B PORT)に接続し、WRITE アド
レスの方に減算機3をもうけて構成していが、ADD GEN.
2で作成したアドレスをWRITE アドレスに接続し、READ
アドレス(B PORT)の方には、加算機を設けてアドレスの
関係が保てるような関係であれば、その構成によっても
よい。In this embodiment, the address created by ADD GEN.2 is connected to the READ address (B PORT), and the subtracter 3 is provided for the WRITE address.
Connect the address created in step 2 to the WRITE address, and
For the address (B PORT), an adder may be provided so long as the relationship between the addresses can be maintained.
【0024】上記実施例は、誤り訂正符号の生成多項式
G(X)=(X+α254)(X+α0)(X+α )(X+α
2) の一実施例を記述しているが、RS符号の他の生成
多項式でも、同様の構成を持つことで実施できる。In the above embodiment, the generator polynomial G (X) = (X + α 254 ) (X + α 0 ) (X + α) (X + α
2 ) is described, but other generator polynomials of the RS code can be implemented by having the same configuration.
【0025】[0025]
【発明の効果】以上説明したように、本発明によれば誤
り訂正符号の生成回路で保持部をメモリで構成すること
で、回路規模を縮小化することができ、同時にメモリを
使用することで発生する問題をも解決し、保持部をRE
Gで実現した場合と同等の機能を若干の回路の追加で実
現し、誤り訂正回路の回路規模の肥大化の防止に寄与す
ることろが大きい。As described above, according to the present invention, the circuit scale can be reduced by using the memory as the holding unit in the error correction code generation circuit, and the memory can be used at the same time. Also solve the problem that occurs and change the holding part to RE
The function equivalent to that realized by G is realized by adding a small number of circuits, which contributes to the prevention of an increase in the circuit size of the error correction circuit.
【図1】 本発明の一実施例構成図FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図2】 本発明の誤り符号作成のフローチャートFIG. 2 is a flowchart of error code generation according to the present invention;
【図3】 本発明の保持部1のアドレスコントロールFIG. 3 is an address control of the holding unit 1 of the present invention.
【図4】 タイミング図FIG. 4 is a timing chart.
【図5】 従来の誤り訂正符号生成回路FIG. 5 shows a conventional error correction code generation circuit.
1は保持部、 2はアドレス作成部(ADDGEN.)、 3はアドレス作成部(減算機)、 4はライトコントロール部(WR/RD CTL)、 5-1,5-2,5-3は積算回路(乗算回路)、 6は加算部(EOR)、 7はレジスタ(REG)。 1 is a holding unit, 2 is an address creating unit (ADDGEN.), 3 is an address creating unit (subtractor), 4 is a write control unit (WR / RD CTL), and 5-1, 5-2, and 5-3 are integration. Circuit (multiplication circuit), 6 is an adder (EOR), 7 is a register (REG).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川崎 一 兵庫県加東郡社町佐保35番(番地なし) 富士通周辺機株式会社内 (56)参考文献 特公 平3−63093(JP,B2) 特公 昭63−46854(JP,B1) (58)調査した分野(Int.Cl.7,DB名) H03M 13/00 G06F 11/10 330 H04L 1/00 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazu Kawasaki 35, Saho, Kato-gun, Hyogo (No address) Inside Fujitsu Peripheral Machinery Co., Ltd. (56) References JP 3-63093 (JP, B2) 63-46854 (JP, B1) (58) Fields investigated (Int. Cl. 7 , DB name) H03M 13/00 G06F 11/10 330 H04L 1/00
Claims (4)
る誤り訂正符号生成回路であって、前記誤り訂正符号生成回路は、メモリ素子からなる保持
部と、アドレス作成部と、乗算部と、レジスタと、加算
部とを有し、 前記保持部は所定バイト数のデータで構成される複数の
データ列の各々に対応する記憶領域を有し、 アドレス作成部は複数のデータ列の各々に対応する前記
記憶領域のアドレスを設定するものであり、 (1)前記乗算部において、前記所定のデータ列に対応
する前記記憶領域から読み取られ前記レジスタに記録さ
れているデータは所定の乗算処理をされて乗算結果デー
タとなり、前記乗算部から前記加算部に送出され、 (2)前記加算部において、前記乗算結果データは前記
加算部に入力された所定のデータ列の第i番目の所定バ
イトのデータと排他的論理和の演算が施されて演算結果
データとなり、前記保持部に送出され、 (3)前記演算結果データは前記所定データ列に対応す
る前記保持部の記憶領域に前記アドレス作成部で設定さ
れたアドレスに基づき記憶され、 前記複数のデータ列の各データ列の第i番目の所定バイ
トのデータが(1)、(2)、(3)の処理を施された
後に、各データ列の第i+1番目の所定バイトのデータ
が順次、(1)、(2)、(3)の処理を行ない、最終
バイトのデータの処理を完了した後、前記保持部に格納
されている各データ列毎の演算結果データに基づいて各
データ列毎に誤り訂正符号を生成すること を特徴とする
誤り訂正符号生成回路。1. An error correction code generation circuit for generating an error correction code corresponding to a data string, wherein the error correction code generation circuit includes a memory element.
Section, address creation section, multiplication section, register, and addition
And a holding unit , wherein the holding unit includes a plurality of
A storage area corresponding to each of the data strings, wherein the address creation unit is configured to correspond to each of the plurality of data strings;
It is for setting the address of the storage area, (1) in the multiplier unit, corresponding to the predetermined data sequence
Read from the storage area and recorded in the register.
The multiplied data is multiplied by the specified multiplication process.
Become data, is sent to the addition unit from the multiplication unit, (2) in the adder portion, wherein the multiplied data is the
The i-th predetermined buffer of the predetermined data string input to the adder
Exclusive OR operation is performed on the data of the
And (3) the operation result data corresponds to the predetermined data string.
The address creation unit sets the storage area of the holding unit
And the i-th predetermined byte of each data string of the plurality of data strings.
Data (1), (2), and (3)
Later, the data of the (i + 1) th predetermined byte of each data string
Performs the processing of (1), (2), and (3) sequentially, and finally
After completing the processing of byte data, store it in the holding unit
Based on the operation result data for each data string
An error correction code generation circuit for generating an error correction code for each data string .
であり、該デュアルポート・メモリの第1のポートを書
き込みに用い、該デュアルポート・メモリの第2のポー
トを読み取りに用いることにより、同一サイクルで異な
るアドレスの書き込みと読み取りを行うことを特徴とす
る請求項1の誤り訂正符号生成回路。2. The memory device according to claim 1, wherein said memory device is a dual port memory, and said first port of said dual port memory is written.
Used for burning, the by using the second port of the dual port memory to read, error correction code generating circuit according to claim 1, characterized in that writing and reading of different addresses in the same cycle.
いて、さらにア ドレス・シフト部を設け、前記アドレス
作成部はデュアルポート・メモリの第2のポートからア
クセスするアドレスを作成するものであり、前記アドレ
ス・シフト部は前記第2のポートからアクセスするアド
レスから一定値シフトした値を前記第1のポートのアド
レスとするものであることを特徴とする誤り訂正符号生
成回路。In the error correction code generating circuit 3. The method of claim 2, further provided with address shift section, a second port Karaa of the address formation unit dual port memory
An address to be accessed , wherein the address shift unit sets a value shifted from the address to be accessed from the second port by a fixed value as the address of the first port. An error correction code generation circuit characterized by the following.
路において、入力されるデータをバイト単位で前記メモ
リ素子の対応するアドレスの記憶領域に順次格納し、次
のサイクルに至るまでに前記アドレスの記憶領域に格納
されたデータを前記乗算部で一定の乗算を行い、前記乗
算結果と次のサイクルで入力されるデータとを前記加算
部で排他的論理和の演算を施して、前記排他的論理和の
データを前記アドレスの記憶領域の新たなデータとして
保持することを特徴とする誤り訂正符号生成回路。4. The error correction code generation circuit according to claim 1, wherein input data is sequentially stored in a storage area of a corresponding address of said memory element in units of bytes, and said data is stored in said storage area until a next cycle. The data stored in the address storage area is multiplied by the multiplying unit at a constant rate, and the result of the multiplication and the data input in the next cycle are subjected to an exclusive OR operation by the adding unit to obtain the exclusive An error correction code generation circuit for storing logical OR data as new data in a storage area of the address.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP20472597A JP3339803B2 (en) | 1997-07-30 | 1997-07-30 | Error correction code generation circuit |
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JPH1155126A JPH1155126A (en) | 1999-02-26 |
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