JPH04369759A - 複数プロセッサ計算機システムのプロセッサ占有制御方式 - Google Patents
複数プロセッサ計算機システムのプロセッサ占有制御方式Info
- Publication number
- JPH04369759A JPH04369759A JP17190991A JP17190991A JPH04369759A JP H04369759 A JPH04369759 A JP H04369759A JP 17190991 A JP17190991 A JP 17190991A JP 17190991 A JP17190991 A JP 17190991A JP H04369759 A JPH04369759 A JP H04369759A
- Authority
- JP
- Japan
- Prior art keywords
- waiting
- occupied resource
- processor
- unit
- lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 15
- HLYCTXRRGDDBOW-UHFFFAOYSA-N 2-methylpiperazine-1-carbodithioic acid Chemical compound CC1CNCCN1C(S)=S HLYCTXRRGDDBOW-UHFFFAOYSA-N 0.000 abstract 1
- 230000004075 alteration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は複数計算機プロセッサが
密結合によって接続されている計算機システムにおいて
、特にその計算機プロセッサの占有制御方式に関する。
密結合によって接続されている計算機システムにおいて
、特にその計算機プロセッサの占有制御方式に関する。
【０００２】
【従来の技術】従来の複数のプロセッサからなる計算機
システムは占有制御をランダムに実施し、それに伴う占
有制御解除をランダムに実施していた。
システムは占有制御をランダムに実施し、それに伴う占
有制御解除をランダムに実施していた。
【０００３】
【発明が解決しようとする課題】従って、システムとし
て実行優先度の高い処理が占有資源の待ち合わせ状態か
ら、長期抜け出すことができないことが発生する可能性
があるため、計算機システム全体としての効率がおちる
と云う問題点があった。
て実行優先度の高い処理が占有資源の待ち合わせ状態か
ら、長期抜け出すことができないことが発生する可能性
があるため、計算機システム全体としての効率がおちる
と云う問題点があった。
【０００４】本発明は上記の問題点を解消するためにな
されたもので、計算機システムの優先度の高い処理が長
時間占有資源を待ち合わせることがなくシステムの効率
を上げる複数プロセッサ計算機システムのプロセッサ占
有制御方式を提供することを目的とする。
されたもので、計算機システムの優先度の高い処理が長
時間占有資源を待ち合わせることがなくシステムの効率
を上げる複数プロセッサ計算機システムのプロセッサ占
有制御方式を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の複数プロセッサ
計算機システムのプロセッサ占有制御方式は、３台以上
の計算機プロセッサが１つの主記憶装置を共有している
密結合型マルチプロセッサ計算機システムで、計算機プ
ロセッサ上で動作している処理が占有資源に対する占有
制御を実行する場合の主記憶上において、各プロセッサ
に対応して存在し占有資源のロックワードアドレス及び
待ち合わせ時のロックワードアドレス、待ち合わせ開始
時刻、待ち合わせ時のタイプを記憶している占有資源記
憶部と、占有資源のロックワードアドレスを指定して占
有制御を実行する占有制御実行部および上記占有制御実
行部で指定するロックワードアドレスを上記占有資源記
憶部に格納するロックワード格納部と、該占有資源の待
ち合わせ順番を変更する２次待ち合わせ変更部と、上記
占有制御実行部で占有制御が失敗の場合に待ち合わせ占
有資源のロックアドレス、待ち合わせ開始時刻を上記占
有資源記憶部に格納する待ち合わせ占有資源格納部と、
上記占有資源記憶部の内容を調査して同じロックアドレ
スでの待ち合わせの有無を確認して１次２次の待ち合わ
せタイプを設定する２次待ち合わせ判断部と、上記２次
待ち合わせ判断部の設定に従って１次待ち合わせを実行
する１次待ち合わせ実行部と、２次待ち合わせを実行す
る２次待ち合わせ実行部とを有する占有制御部と、上記
ロックワード格納部によって上記占有資源記憶部に格納
記憶されているロックワードの内容を消去するロックワ
ード消去部と、占有制御の解除を実施する占有制御解除
実行部とを有する占有制御解除部とを備えている。
計算機システムのプロセッサ占有制御方式は、３台以上
の計算機プロセッサが１つの主記憶装置を共有している
密結合型マルチプロセッサ計算機システムで、計算機プ
ロセッサ上で動作している処理が占有資源に対する占有
制御を実行する場合の主記憶上において、各プロセッサ
に対応して存在し占有資源のロックワードアドレス及び
待ち合わせ時のロックワードアドレス、待ち合わせ開始
時刻、待ち合わせ時のタイプを記憶している占有資源記
憶部と、占有資源のロックワードアドレスを指定して占
有制御を実行する占有制御実行部および上記占有制御実
行部で指定するロックワードアドレスを上記占有資源記
憶部に格納するロックワード格納部と、該占有資源の待
ち合わせ順番を変更する２次待ち合わせ変更部と、上記
占有制御実行部で占有制御が失敗の場合に待ち合わせ占
有資源のロックアドレス、待ち合わせ開始時刻を上記占
有資源記憶部に格納する待ち合わせ占有資源格納部と、
上記占有資源記憶部の内容を調査して同じロックアドレ
スでの待ち合わせの有無を確認して１次２次の待ち合わ
せタイプを設定する２次待ち合わせ判断部と、上記２次
待ち合わせ判断部の設定に従って１次待ち合わせを実行
する１次待ち合わせ実行部と、２次待ち合わせを実行す
る２次待ち合わせ実行部とを有する占有制御部と、上記
ロックワード格納部によって上記占有資源記憶部に格納
記憶されているロックワードの内容を消去するロックワ
ード消去部と、占有制御の解除を実施する占有制御解除
実行部とを有する占有制御解除部とを備えている。
【０００６】
【作用】本発明の複数プロセッサ計算機システムのプロ
セッサ占有制御方式における、占有資源記憶部には占有
資源のロックワードアドレス及び待ち合わせ時のロック
ワードアドレス、待ち合わせ開始時刻、待ち合わせ時の
タイプが記憶されて居り、占有制御部で占有制御が失敗
した場合は占有資源記憶部の内容を調査して同じロック
アドレスで待ち合わせの有無を確認して待ち合わせが無
ければ１次待ち合わせタイプを設定実行し、待ち合わせ
があれば２次待ち合わせタイプを設定して実行する。ま
た占有制御が終了すれば占有制御解除が実行され次の順
番占有制御が実行されるので待ち合わせ優先順に占有制
御が実行される。
セッサ占有制御方式における、占有資源記憶部には占有
資源のロックワードアドレス及び待ち合わせ時のロック
ワードアドレス、待ち合わせ開始時刻、待ち合わせ時の
タイプが記憶されて居り、占有制御部で占有制御が失敗
した場合は占有資源記憶部の内容を調査して同じロック
アドレスで待ち合わせの有無を確認して待ち合わせが無
ければ１次待ち合わせタイプを設定実行し、待ち合わせ
があれば２次待ち合わせタイプを設定して実行する。ま
た占有制御が終了すれば占有制御解除が実行され次の順
番占有制御が実行されるので待ち合わせ優先順に占有制
御が実行される。
【０００７】
【実施例】次に本発明の一実施例を図について説明する
。
。
【０００８】図１は本発明を示す一実施例の複数プロセ
ッサ計算機システムのプロセッサ占有制御方式のブロッ
ク図である。本発明が適用される複数プロセッサ、特に
ここでは３台以上のプロセッサからなる計算機システム
で中央処理装置１と主記憶装置２とが接続されている。
ッサ計算機システムのプロセッサ占有制御方式のブロッ
ク図である。本発明が適用される複数プロセッサ、特に
ここでは３台以上のプロセッサからなる計算機システム
で中央処理装置１と主記憶装置２とが接続されている。
【０００９】中央処理装置１は複数台のＣＰＵプロセッ
サ１−１〜ｎが密結合によって結合されている密結合型
マルチプロセッサで構成されている。
サ１−１〜ｎが密結合によって結合されている密結合型
マルチプロセッサで構成されている。
【００１０】主記憶装置２には、プロセッサの占有制御
実行するための占有制御部３とその解除を実行するため
の占有制御解除部４がある。
実行するための占有制御部３とその解除を実行するため
の占有制御解除部４がある。
【００１１】占有資源記憶部５は各プロセッサ対応に存
在し占有制御が実行されたときの占有資源のロックワー
ドアドレス、及び占有資源を待ち合わせ時に待ち合わせ
ている占有資源のロックワードアドレス、待ち合わせ開
始時刻、および待ち合わせ時のタイプを記憶している、
待ち合わせタイプが入っている。
在し占有制御が実行されたときの占有資源のロックワー
ドアドレス、及び占有資源を待ち合わせ時に待ち合わせ
ている占有資源のロックワードアドレス、待ち合わせ開
始時刻、および待ち合わせ時のタイプを記憶している、
待ち合わせタイプが入っている。
【００１２】待ち合わせタイプには１次待ち合わせと２
次待ち合わせがあり１次待ち合わせは２次待ち合わせよ
り優先する。
次待ち合わせがあり１次待ち合わせは２次待ち合わせよ
り優先する。
【００１３】占有制御３には占有制御実行部６及び占有
制御が実行された場合に占有資源のロックワードアドレ
スを占有資源記憶部５に格納するロックワード格納部７
がある。
制御が実行された場合に占有資源のロックワードアドレ
スを占有資源記憶部５に格納するロックワード格納部７
がある。
【００１４】また、占有資源を待ち合わせているプロセ
ッサで２次待ち合わせタイプ表示がついているもののう
ち、現在占有した占有資源と同じロックアドレスをもっ
て待ち合わせているプロセッサを占有資源記憶部５をよ
り検出し、中で一番最初に待ち合わせたものを２次待ち
合わせタイプから１次待ち合わせタイプに変更する。２
次待ち合わせ変更部８が有り、占有制御解除部４はロッ
クワード格納部７によって格納記憶されたロックワード
の内容を消去するロックワード消去部９があり、その後
に占有制御解除実施する占有制御解除実行部１０がある
。
ッサで２次待ち合わせタイプ表示がついているもののう
ち、現在占有した占有資源と同じロックアドレスをもっ
て待ち合わせているプロセッサを占有資源記憶部５をよ
り検出し、中で一番最初に待ち合わせたものを２次待ち
合わせタイプから１次待ち合わせタイプに変更する。２
次待ち合わせ変更部８が有り、占有制御解除部４はロッ
クワード格納部７によって格納記憶されたロックワード
の内容を消去するロックワード消去部９があり、その後
に占有制御解除実施する占有制御解除実行部１０がある
。
【００１５】また、占有制御３には、占有制御実行部６
で占有制御が失敗した場合に実行される、待ち合わせ占
有資源格納部１１があり、待ち合わせている占有資源の
ロックアドレス、待ち合わせ開始時刻を占有資源記憶部
５に格納する。
で占有制御が失敗した場合に実行される、待ち合わせ占
有資源格納部１１があり、待ち合わせている占有資源の
ロックアドレス、待ち合わせ開始時刻を占有資源記憶部
５に格納する。
【００１６】ほかの占有資源記憶部５の内容を調査し、
既に同じロックアドレスで待ち合わせている占有資源が
ないか確認し、待ち合わせているものがなければ、占有
資源記憶部５に１次待ち合わせタイプを設定し、１次待
ち合わせ実行部１３に制御移行し、また待ち合わせてい
るものがあれば、占有資源記憶部５に２次待ち合わせタ
イプを設定し、２次待ち合わせ実行部１４に制御移行す
る制御をもつ２次待ち合わせ判断部１２がある。
既に同じロックアドレスで待ち合わせている占有資源が
ないか確認し、待ち合わせているものがなければ、占有
資源記憶部５に１次待ち合わせタイプを設定し、１次待
ち合わせ実行部１３に制御移行し、また待ち合わせてい
るものがあれば、占有資源記憶部５に２次待ち合わせタ
イプを設定し、２次待ち合わせ実行部１４に制御移行す
る制御をもつ２次待ち合わせ判断部１２がある。
【００１７】１次待ち合わせ実行部１３は定期的に占有
制御実行部６を実行し、２次待ち合わせ実行部１４は定
期的に２次待ち合わせ判断１２を実行する。
制御実行部６を実行し、２次待ち合わせ実行部１４は定
期的に２次待ち合わせ判断１２を実行する。
【００１８】図２は、本発明の占有資源記憶部５の内容
であり、待ち合わせロックアドレス、開始時刻、占有ロ
ックアドレス、及び待ち合わせタイプが格納されている
。
であり、待ち合わせロックアドレス、開始時刻、占有ロ
ックアドレス、及び待ち合わせタイプが格納されている
。
【００１９】図３は、本発明の動作のフローである。こ
の動作フローを用いて本発明実施例の動作を説明する。 いま３台のプロセッサ、ＣＰＵ１プロセッサ（以下ＣＰ
Ｕ１と略す）、ＣＰＵ２プロセッサ、（以下ＣＰＵ２と
略す）及びＣＰＵ３プロセッサ（以下ＣＰＵ３と略す）
が動作している。
の動作フローを用いて本発明実施例の動作を説明する。 いま３台のプロセッサ、ＣＰＵ１プロセッサ（以下ＣＰ
Ｕ１と略す）、ＣＰＵ２プロセッサ、（以下ＣＰＵ２と
略す）及びＣＰＵ３プロセッサ（以下ＣＰＵ３と略す）
が動作している。
【００２０】ＣＰＵ１で実行中の処理で資源Ａの占有が
必要になり、資源Ａのロックワードアドレスを指定して
占有制御部３を実行する。占有制御部３ではＣＰＵ１の
占有制御部３が実行され（ステップＳＴ１）、ロックワ
ードＡに占有資源表示を設定し、ロックワード格納部３
を実行し占有資源記憶部５にロックワードＡのアドレス
を占有ロックアドレス格納域に設定する（ステップＳＴ
２）またＣＰＵ１が占有資源Ａに対する処理が完了し資
源Ａの占有制御が必要になくなった時に占有制御解除を
実行する（ステップＳＴ３）。
必要になり、資源Ａのロックワードアドレスを指定して
占有制御部３を実行する。占有制御部３ではＣＰＵ１の
占有制御部３が実行され（ステップＳＴ１）、ロックワ
ードＡに占有資源表示を設定し、ロックワード格納部３
を実行し占有資源記憶部５にロックワードＡのアドレス
を占有ロックアドレス格納域に設定する（ステップＳＴ
２）またＣＰＵ１が占有資源Ａに対する処理が完了し資
源Ａの占有制御が必要になくなった時に占有制御解除を
実行する（ステップＳＴ３）。
【００２１】ＣＰＵ２及び３はＣＰＵ１が資源Ａを占有
している間に、資源Ａに対する占有制御を実行し待ち合
わせ状態にはいっている（ステップＳＴ４）。
している間に、資源Ａに対する占有制御を実行し待ち合
わせ状態にはいっている（ステップＳＴ４）。
【００２２】特にＣＰＵ３はＣＰＵ２の後に占有資源待
ち合わせになっている。したがって、ＣＰＵ２の占有資
源記憶部５には１次待ち合わせ表示が（ステップＳＴ５
）、ＣＰＵ３の占有資源記憶部５には２次待ち合わせ表
示が（ステップＳＴ６）、設定されている。
ち合わせになっている。したがって、ＣＰＵ２の占有資
源記憶部５には１次待ち合わせ表示が（ステップＳＴ５
）、ＣＰＵ３の占有資源記憶部５には２次待ち合わせ表
示が（ステップＳＴ６）、設定されている。
【００２３】ＣＰＵ１が占有制御解除実行時、ＣＰＵ２
が占有制御が実行される（ステップＳＴ７）、そのとき
ＣＰＵ３の占有資源記憶部５には２次待ち合わせ表示が
１次待ち合わせ表示に変更される（ステップＳＴ８）。
が占有制御が実行される（ステップＳＴ７）、そのとき
ＣＰＵ３の占有資源記憶部５には２次待ち合わせ表示が
１次待ち合わせ表示に変更される（ステップＳＴ８）。
【００２４】その後、ＣＰＵ２が占有制御解除実行時（
ステップＳＴ９）、ＣＰＵ３が占有制御が実行される（
ステップＳＴ１０）。
ステップＳＴ９）、ＣＰＵ３が占有制御が実行される（
ステップＳＴ１０）。
【００２５】このように優先順の占有制御が自動実行さ
れる。
れる。
【００２６】
【発明の効果】以上説明したように、本発明は、占有資
源解除時その占有資源を待ち合わせているプロセッサを
、チェックし待ち合わせ時間の早いプロセッサから走行
させることにより、ある一定時間以内には必ず、占有資
源を待ち合わせているプロセッサは、その解除が実行さ
れるために計算機システムで優先度の高い処理が長時間
占有資源を待ち合わせることがなくなり、密結合によっ
て構成されている計算機システム全体の効率を落さない
と云う効果がある。
源解除時その占有資源を待ち合わせているプロセッサを
、チェックし待ち合わせ時間の早いプロセッサから走行
させることにより、ある一定時間以内には必ず、占有資
源を待ち合わせているプロセッサは、その解除が実行さ
れるために計算機システムで優先度の高い処理が長時間
占有資源を待ち合わせることがなくなり、密結合によっ
て構成されている計算機システム全体の効率を落さない
と云う効果がある。
【図１】本発明の一実施例の複数プロセッサ計算機シス
テムのプロセッサ占有制御方式を示すブロック図である
。
テムのプロセッサ占有制御方式を示すブロック図である
。
【図２】本発明の占有資源記憶部の内容の例を示したも
のである。
のである。
【図３】本発明の制御方式に於ける処理の流れをしめし
たフローである。
たフローである。
１ 中央処理装置（ＣＰＵ）
２ 主記憶装置
３ 占有制御部
４ 占有制御解除部
５ 占有資源記憶部
６ 占有制御実行部
７ ロックワード格納部
８ ２次待ち合わせ変更部
９ ロックワード消去部
１０ 占有制御解除実行部
１１ 待ち合わせ占有資源格納部
１２ ２次待ち合わせ判断部
１３ １次待ち合わせ実行部
１４ ２次待ち合わせ実行部
Claims (1)
- 【請求項１】 ３台以上の計算機プロセッサが１つの
主記憶装置を共有している密結合型マルチプロセッサ計
算機システムで、計算機プロセッサ上で動作している処
理が占有資源に対する占有制御を実行する場合の主記憶
上において、各プロセッサに対応して存在し占有資源の
ロックワードアドレス及び待ち合わせ時のロックワード
アドレス、待ち合わせ開始時刻、待ち合わせ時のタイプ
を記憶している占有資源記憶部と、占有資源のロックワ
ードアドレスを指定して占有制御を実行する占有制御実
行部および上記占有制御実行部で指定するロックワード
アドレスを上記占有資源記憶部に格納するロックワード
格納部と、該占有資源の待ち合わせ順番を変更する２次
待ち合わせ変更部と、上記占有制御実行部で占有制御が
失敗した場合に待ち合わせ占有資源のロックアドレス、
待ち合わせ開始時刻を上記占有資源記憶部に格納する待
ち合わせ占有資源格納部と、上記占有資源記憶部の内容
を調査して同じロックアドレスでの待ち合わせの有無を
確認して１次と２次の待ち合わせタイプを設定する２次
待ち合わせ判断部と、上記２次待ち合わせ判断部の設定
に従って１次待ち合わせを実行する１次待ち合わせ実行
部と、２次待ち合わせを実行する２次待ち合わせ実行部
とを有する占有制御部と、上記ロックワード格納部によ
って上記占有資源記憶部に格納記憶されているロックワ
ードの内容を消去するロックワード消去部と、占有制御
の解除を実施する占有制御解除実行部とを有する占有制
御解除部とを備えた複数プロセッサ計算機システムのプ
ロセッサ占有制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17190991A JPH04369759A (ja) | 1991-06-18 | 1991-06-18 | 複数プロセッサ計算機システムのプロセッサ占有制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17190991A JPH04369759A (ja) | 1991-06-18 | 1991-06-18 | 複数プロセッサ計算機システムのプロセッサ占有制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369759A true JPH04369759A (ja) | 1992-12-22 |
Family
ID=15932080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17190991A Pending JPH04369759A (ja) | 1991-06-18 | 1991-06-18 | 複数プロセッサ計算機システムのプロセッサ占有制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369759A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163564A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | 優先順位選択回路 |
-
1991
- 1991-06-18 JP JP17190991A patent/JPH04369759A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163564A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | 優先順位選択回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7058948B2 (en) | Synchronization objects for multi-computer systems | |
| US5991790A (en) | Generation and delivery of signals in a two-level, multithreaded system | |
| JP2866241B2 (ja) | コンピュータシステムおよびスケジューリング方法 | |
| JPH07311749A (ja) | マルチプロセッサシステム及びカーネル置換方法 | |
| CA1304513C (en) | Multiple i/o bus virtual broadcast of programmed i/o instructions | |
| US20060184942A1 (en) | System, method and medium for using and/or providing operating system information to acquire a hybrid user/operating system lock | |
| JP3644042B2 (ja) | マルチタスク処理装置 | |
| JPH04369759A (ja) | 複数プロセッサ計算機システムのプロセッサ占有制御方式 | |
| JP2009515280A (ja) | 中央化された割り込みコントローラ | |
| JPH09223032A (ja) | 資源ロック制御機構 | |
| JPH03116261A (ja) | マルチプロセッサ制御方式 | |
| JPS63146153A (ja) | プロセツサ間排他制御処理方式 | |
| JP2001184326A (ja) | マルチプロセッサスケジューリング方法およびマルチプロセッサスケジューリングを行う計算機システム | |
| JPH10260850A (ja) | 仮想計算機システム | |
| JP3112287B2 (ja) | メッセージ管理処理装置 | |
| JPH0981526A (ja) | マルチプロセッサシステム | |
| JPH0573507A (ja) | 電子計算機間メツセージ交信時の救済装置 | |
| JP3764282B2 (ja) | プログラム制御システムの制御装置 | |
| JPS61143858A (ja) | 複数のオペレ−テイングシステムの下におけるフアイルの共用方法 | |
| JPH04302352A (ja) | マルチプロセッサシステム | |
| JPH02244371A (ja) | マルチプロセツサシステムの排他制御方法 | |
| JPS6145348A (ja) | バス優先権制御方式 | |
| JPH06274436A (ja) | データ転送方式 | |
| JPS63157257A (ja) | マルチプロセツサ構成における資源制御方式 | |
| CN117453413A (zh) | 资源申请方法、装置、电子设备以及存储介质 |