JPH04356843A - 非同期転送モード特性のシュミレーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、種々の速度のデータ、
映像・音声信号などのマルチメディアが柔軟に取扱える
ＡＴＭ（非同期転送モード）通信方式の特性をシュミレ
ートするシュミレーション装置に関するものである。

【０００２】

【従来の技術】従来より回線交換に代表される通信方式
としてＳＴＭ（同期転送モード）通信方式が知られてい
る。このＳＴＭ通信方式は周期的に割り当てられる時間
帯、いわゆるタイムスロットに送信すべき情報を入れる
ことで多重伝送を行なうもので、高速化に容易に対処で
きる利点を有しているが、狭帯域ＩＳＤＮ、高速ディジ
タル回線の容量が６４ｋビット／秒を基本としてその倍
数に制約されているため、６４ｋビット／秒の倍数しか
設定できず柔軟性に欠けていた。また、処理の都合上、
選択できる速度の範囲が限られ変更が効かないという問
題があった。さらに、情報の有無に関わらず、一定速度
の回線を占有することになるので網資源効率が低いとい
う問題があった。

【０００３】一方、タイムスロットを決めずにチャネル
のデータを入れる通信方式としてＸ．２５パケット通信
方式が知られている。このＸ．２５パケット通信方式は
可変長のパケットを非同期に発生することで任意に速度
を設定でき、この可変長のパケットはソフトウェアによ
って処理される。この通信方式によれば、情報がある時
だけ回線やバッファを使用するので網資源の効率が高い
が、プロトコルが重くソフトウェア処理に頼らざるを得
ないため、処理の高速化に限界があった。

【０００４】そこで、近年では上述したＳＴＭ及びＸ．
２５パケット双方の通信方式の長所を備えたＡＴＭ通信
方式が注目を浴びている。このＡＴＭ通信方式は短い固
定長のセルの数を変えることで種々の速度を設定でき、
固定長のセルは周期的に現われるが、そのチャネル番号
は順不同で定まっておらず、セル内のヘッダの内容によ
り通信相手先が指定されて経路が決定されるようになっ
ている。この通信方式によれば、プロトコルが軽いので
ソフトウェアでの交換が無く、高速なハードウェアを生
かすことができ、また、Ｘ．２５パケット通信方式と同
様に情報がある時だけ回線やバッファを使用するので、
網資源の効率が高い。従って、種々の速度のデータ、映
像・音声信号などのマルチメディアを柔軟に取扱うこと
ができる。

【０００５】ところで、こうしたＡＴＭ通信方式におい
て、セルに遅延、廃棄、符号誤りなどの操作を施して信
号を視覚的あるいは聴覚的に表現し、ＡＴＭ特性をシュ
ミレートする装置として、音声信号のシュミレートを対
象とするハードウェア構成によるシュミレータが提案さ
れている。ここで、セル遅延とは、セルが通信網に入力
されてから受信側へ出力されるまでの時間をいう。また
、セル廃棄とは、固定長パケットのセルのデータが他の
データに置換されることにより、あるセルのデータが失
われること、または受信側へ送信されないことをいう。

【０００６】

【発明が解決しようとする課題】しかしながら、このシ
ュミレータはメディアとして音声信号のみの処理を対象
としており、従来の方式では１０Ｍビット／秒以上の伝
送速度を有する映像信号のシュミレートを行なうことが
できなかった。また、廃棄、符号誤りは１セルまたは１
ビット単位でしか生起させることができず、バースト性
、つまり連続的な廃棄や符号誤りをシュミレートするこ
とができなかった。また、交換機、伝送装置を多段に接
続したＡＴＭ網におけるセル転送をソフトウェアにより
厳密にシュミレートするシュミレータの提案もなされて
いる。このシュミレータによれば、ソフトウェアでシュ
ミレートするため、機能的には種々の処理をしてデータ
の蓄積を行なえるが、現状のプロセッサ技術では実時間
の１００〜１０００倍の演算時間を要するため、例えば
遅延時間による会話の間延び、送話者エコー、音声系と
映像系の遅延時間の相違に起因するリップ同期はずれな
どの影響のように実時間シュミレータのみによる主観評
価を行なうことができなかった。つまり、従来のハード
ウェア構成およびソフト処理においては、伝送速度の高
い信号（１０Ｍビット／秒）の実時間でのシュミレーシ
ョンが困難であった。

【０００７】本発明は上述した問題点に鑑みてなされた
ものであって、その目的は、伝送レートを拡張し、映像
信号を含むマルチメディアの品質を実時間で高速にシュ
ミレートして主観評価が行なえるＡＴＭ特性のシュミレ
ーション装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
、本発明によるＡＴＭ特性のシュミレーション装置は、
固定長のセルの所定ビットを一定のデータに置換するこ
とにより廃棄付加する手段と、前記セルを所定時間遅延
する手段と、前記セルの所定ビットを反転してビット誤
りを付加する手段とを備え、インタフェースを介して前
記セルが入出力される間に、前記セルに対して前記廃棄
、遅延、ビット誤りの各処理を行なって非同期転送モー
ド特性をシュミレートすることを特徴としている。

【０００９】

【作用】非同期転送モード特性をシュミレートする際に
は、インタフェースを介してセルが入出力される間の実
時間で、セルに対して廃棄、遅延、ビット誤りの各処理
が行なわれる。

【００１０】

【実施例】図１は本発明によるＡＴＭ特性のシュミレー
ション装置の一実施例を示すブロック構成図である。こ
の実施例によるシュミレーション装置１は、種々の速度
のデータ、例えば映像・音声信号などのマルチメディア
が柔軟に取扱えるＡＴＭ通信方式の特性をシュミレート
するもので、第１のデータメモリ２、第１のコントロー
ルメモリ３、メモリライト制御回路４、廃棄付加制御回
路５、廃棄付加回路６、第２のデータメモリ７、第２の
コントロールメモリ８、セル遅延時間制御回路９、セル
出力時間メモリ１０、セル出力時間監視制御回路１１、
メモリリード制御回路１２、ビット誤り制御回路１３、
ビット誤り付加回路１４を備えて構成され、図２に示す
ように入力インタフェース１６、出力インタフェース１
７を介してＡＴＭ端末装置１８が、また、ＧＰ−ＩＢイ
ンタフェース１９を介してパーソナルコンピュータ２０
が接続されている。

【００１１】そして、パーソナルコンピュータ２０によ
り初期データの設定入力を行なった後、入力インタフェ
ース１６を介して入力されるセル２１と称する伝送レー
ト１５５Ｍビット／秒のデータパケットに廃棄、遅延、
ビット誤りの処理を施してＡＴＭ特性のシュミレートを
行なっている。

【００１２】なお、パーソナルコンピュータ２０は図３
に示すようにシュミレーション装置１に対して初期デー
タの設定入力を行なう他に、リセットによる装置の初期
化を示す信号、動作の開始・終了を制御する信号、動作
中における測定値の転送要求を示す信号を各々コントロ
ール回路１５に出力し、シュミレーション装置１との間
のデータの送受を行なっている。

【００１３】入力インタフェース１６及び出力インタフ
ェース１７は、接続されるＡＴＭ端末装置１８に応じて
同一のものが用いられ、前段のＡＴＭ端末装置１８ａよ
り入力されるセル２１は、図４（ａ），（ｂ）に示すよ
うに選定されたインタフェースによって２種類に分けら
れる。すなわち、例えば８ビットのパラレルデータで、
全体が所定バイト数の情報フィールド２１ａａのみで構
成されるセル（図４（ａ）参照）２１ａと、例えば１６
ビットのパラレルデータで、インタフェースによってセ
ル長が所定のバイト数に固定され、転送用ヘッダ２１ｂ
ａ、データの頭出し用ヘッダ２１ｂｂ及び情報フィール
ド２１ｂｃで構成されるセル（図４（ｂ）参照）２１ｂ
とに分けられる。

【００１４】第１のデータメモリ２は、コントロール回
路１５からのタイミング信号に基づいてＡＴＭ端末装置
１８より入力インタフェース１６を介して入力されるセ
ル２１中の情報フィールド内のデータを一時的に記憶し
ており、ＦＩＦＯ（先入れ先出し）方式により所定時間
（データを書き込んでからデータを読み出すまでの時間
、例えば２００ｎｓｅｃ程度の僅かな時間）データを遅
延させて廃棄付加回路６に出力している。

【００１５】第１のコントロールメモリ３は、ＡＴＭ端
末装置１８より入力インタフェース１６を介して入力さ
れるセル２１中のデータ以外の情報として、セル長及び
データの行先を示すヘッダを一時的に記憶しており、第
１のデータメモリ２と同様にＦＩＦＯ方式により所定時
間データを遅延させてメモリライト制御回路４に出力し
ている。

【００１６】ここで、第１のデータメモリ２及び第１の
コントロールメモリ３において、データの出力を遅延さ
せているのは、ＡＴＭ端末装置１８と本装置１内のクロ
ックの位相差を制御するためである。

【００１７】メモリライト制御回路４は入力インタフェ
ース１６を介してＡＴＭ端末装置１８からの信号（例え
ば、セルデータとセル先頭信号）を受け、第１のデータ
メモリ２及び第１のコントロールメモリ３に記憶する。 また、セル２１が存在する時に、セル２１の頭出しの制
御を行なっており、第１のデータメモリ２及び第１のコ
ントロールメモリ３に記憶された情報を第２のデータメ
モリ７及び第２のコントロールメモリ８に書込んでいる
。

【００１８】廃棄付加制御回路５はメモリライト制御回
路４からのセル先頭信号によりセル２１毎に、例えば２
μｓｅｃ　の割合でデータを１個廃棄するランダム廃棄
、所定数のデータを連続的に廃棄するバースト廃棄を行
なうべく、廃棄するか否かの制御信号を廃棄付加回路６
に出力している。その廃棄の制御信号は、例えば乱数が
用いられ、廃棄率１０−６〜１０−１の範囲内となるよ
うに廃棄率の演算を行なっている。

【００１９】ここで、ＡＴＭ端末装置１８からセル２１
を廃棄優先度の高いＭＳＰと廃棄優先度の低いＬＳＰと
に分けられて入力される。バースト廃棄モードには２種
類あり、イベントが発生した時にＭＳＰあるいはＬＳＰ
の何れかのセル２１を廃棄するモード（図５（ａ）参照
）と、ＭＳＰ・ＬＳＰを区別せずにイベントが発生して
から連続的にデータを廃棄するモード（図５（ｂ）参照
）とに分けられる。

【００２０】廃棄付加回路６は第１のデータメモリ２に
記憶されたデータを廃棄付加制御回路５からの廃棄する
か否かの制御信号に基づいて該当するセルを一定のデー
タ、例えば全て０に置換する廃棄付加を行なっている。

【００２１】第２のデータメモリ７は例えばＲＡＭ（Ｒ
ａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）によって構
成され、廃棄付加回路６からのデータをメモリライト制
御回路４からの書込みタイミング信号に基づいて記憶し
ており、この記憶されたデータはメモリリード制御回路
１２の読出しタイミング信号に基づいて予め設定された
時間だけ遅延してビット誤り制御回路１３に出力される
。この予め設定された時間は、セル遅延時間制御回路９
内の乱数発生回路により決定される。

【００２２】第２のコントロールメモリ８はメモリライ
ト制御回路４の書込みタイミング信号に基づいて第１の
コントロールメモリ３のセル２１中のデータ以外の情報
を記憶しており、この情報は第２のデータメモリ７と同
様にメモリリード制御回路１２の読出しタイミング信号
に基づいてセル遅延時間制御回路９で決定された所定時
間遅延されてビット誤り付加回路１４に出力される。

【００２３】ここで、第２のデータメモリ７及び第２の
コントロールメモリ８により遅延時間の範囲はメモリ容
量によって決定されるもので、この実施例では０〜４０
ｍｓｅｃに設定されている。

【００２４】なお、セル遅延時間制御回路９はメモリラ
イト制御回路４からのセル２１の入力した旨を示す信号
を入力した後、乱数により遅延時間の演算を行ない、こ
の遅延時間をセル出力時間メモリ１０に記憶している。

【００２５】セル出力時間監視制御回路１１はセル出力
時間メモリ１０に記憶された遅延時間を入力し、タイマ
回路で時間の監視を行い、この遅延時間分だけ時間が経
過した時に第２のデータメモリ７及び第２のコントロー
ルメモリ８からデータを読出すべく、メモリリード制御
回路１２に読出し制御信号を出力している。

【００２６】メモリリード制御回路１２はセル出力時間
監視制御回路１１からの読出し制御信号に基づいて第２
のデータメモリ７及び第２のコントロールメモリ８に読
出タイミング信号を出力してデータを読出しており、こ
の読出されたデータはビット誤り付加回路１４に出力さ
れる。

【００２７】ビット誤り制御回路１３は第２のデータメ
モリ７及び第２のコントロールメモリ８からデータが読
出された時に、メモリリード制御回路１２から入力され
るトリガに基づいてデータ上のどの部分のビットを反転
させるかの演算を行なってビット誤り付加回路１４にビ
ット誤り付加制御信号を出力している。

【００２８】ビット誤り付加回路１４はビット誤り制御
回路１３からのビット誤り付加制御信号に基づいてセル
２１中の所定のデータを「０」から「１」あるいは「１
」から「０」に反転させてビット誤りを付加し、出力イ
ンタフェース１７を介して後段のＡＴＭ端末装置１８ｂ
に出力している。

【００２９】ビット誤り制御回路１３とビット誤り付加
回路１４の一実施例を図６に示す。ビット誤り制御回路
１３は、誤り発生率演算回路１３ａ、列誤り位置演算回
路１３ｂ、行誤り位置演算回路１３ｃ、および誤り位置
決定回路１３ｄから構成されている。誤り発生率演算回
路１３ａは、メモリリード制御回路１２のトリガにより
予め決められたビット誤り率に応じて、誤りを発生させ
るか否かを決定するイネーブル信号を出力する。列誤り
位置演算回路１３ｂは、第２のデータメモリに記憶され
ているデータの１ワード（１６ビット）の、どのビット
（列）に誤りを付加するかを、乱数発生器等で決定する
。行誤り位置演算回路１３ｃは、第２のデータメモリに
記憶されているデータの、例えば４ワード毎に誤りを付
加するときに、どのワード（行）に誤りを付加するかを
、乱数発生器等で決定する。誤り位置決定回路１３ｄは
、列誤り位置演算回路１３ｂおよび行誤り位置演算回路
１３ｃの出力により、４ワード毎のどのビットに誤りを
付加するか決定し、さらに誤り発生率演算回路１３ａの
イネーブル信号により、ビット誤り付加制御信号を出力
する。また、ビット誤り付加回路１４は、データが１６
ビットの場合、１６個の排他論理和回路からなり、ビッ
ト誤り制御回路１３のビット誤り付加制御信号により、
該当のビットに誤りを付加する。つまり、該当位置のビ
ット誤り付加制御信号が１となり、そのビットのデータ
が反転して出力する。

【００３０】次に、上記のように構成されるシュミレー
ション装置の動作について説明する。まず、パーソナル
コンピュータ２０によりセル２１中のデータの廃棄率を
廃棄付加制御回路５へ、遅延時間をセル遅延時間制御回
路９へ、ビット誤り率をビット誤り率制御回路１３ヘの
各初期設定を行なう。この初期設定が完了してＡＴＭ特
性をシュミレートするべく、前段のＡＴＭ端末装置１８
ａより入力インタフェース１６を介してセル２１が入力
されると、このセル２１はデータとデータ以外の情報と
に分けられて一旦、第１のデータメモリ２と第１のコン
トロールメモリ３とに記憶される。そして、第１のデー
タメモリ２より所定時間遅延して出力されたデータは、
廃棄付加回路６において、廃棄付加制御回路５からの廃
棄情報に基づいてランダム廃棄あるいはバースト廃棄が
行なわれる。この廃棄付加されたデータはメモリライト
制御回路４の書込みタイミング信号に基づいて第２のデ
ータメモリ７に記憶される。

【００３１】一方、第１のコントロールメモリ３に記憶
された情報は、所定時間遅延してメモリライト制御回路
４の書込みタイミング信号に基づいて第２のコントロー
ルメモリ８に記憶される。また、メモリライト制御回路
４よりセル２１の入力の旨を示す信号がセル遅延時間制
御回路９に出力されると、セル遅延時間制御回路９はパ
ーソナルコンピュータ２０の設定データに従って遅延時
間を演算する。この遅延時間情報はセル出力時間メモリ
１０に記憶され、セル出力時間監視制御回路１１が遅延
時間を常時監視してセル出力時間メモリ１０に記憶され
た遅延時間を経過すると、セル出力時間監視制御回路１
１はメモリリード制御回路１２に読出し制御信号を出力
し、これにより、メモリリード制御回路１２が読出しタ
イミング信号を出力して第２のデータメモリ７及び第２
のコントロールメモリ８より各々データの読出しを行な
う。そして、ビット誤り付加回路１４では遅延したデー
タをメモリリード制御回路１２からのトリガに基づくビ
ット誤り制御回路１３からのビット誤り付加制御信号に
よりデータの符号を反転させてビット誤りを付加し、こ
のビット誤りが付加されたデータは出力インタフェース
１７を介して後段のＡＴＭ端末装置１８ｂに出力される
。

【００３２】従って、上述した実施例では、ＡＴＭ端末
装置１８より入力されるセル２１に対し、入力インタフ
ェース１６から出力インタフェース１７より出力される
までの間に廃棄、遅延、ビット誤りの各処理が任意に施
される構成で、実時間によるシュミレータが行なえるの
で、例えば遅延時間による会話の間延び、送話者エコー
、音声系と映像系の遅延時間の相違に起因するリップ同
期はずれなどの影響のような主観評価を含めたＡＴＭ特
性のシュミレートを行なうことができる。また、実時間
によるシュミレートのため、高速のシュミレートを実現
することができる。

【００３３】また、この実施例によるシュミレーション
装置は、すべてハードウェアで構成され、伝送レートが
１５５Ｍビット／秒まで拡張されるので、音声信号だけ
でなく１０Ｍビット／秒以上の伝送速度を有する映像信
号のシュミレートも行なうことができる。

【００３４】さらに、廃棄、符号誤りが１セルまたは１
ビット単位でしか生起できなかった従来のハードウェア
構成によるシュミレータとは異なり、バースト性による
連続的な廃棄や符号誤りをセルに施してＡＴＭ特性のシ
ュミレートをハードウェア構成により行なうことができ
る。

【００３５】なお、上述した実施例のシュミレーション
装置は、ＡＴＭ方式のＵＮＩ（ユーザーネットワークイ
ンタフェース）を接続点とするものすべてにおいて疑似
通信網を提供し、通信網全体のシュミレーションや通信
網の耐久試験を行なうことができる。

【００３６】ところで、上述した実施例では、シュミレ
ーション装置１に対し、入力インタフェース１６、出力
インタフェース１７を介して両側にＡＴＭ端末装置１８
ａ，１８ｂを接続した場合を例にとって説明したが、シ
ュミレーション装置１の片側にインタフェースを介して
ＡＴＭ端末装置を接続し、ＡＴＭ端末装置に廃棄、遅延
、ビット誤りの処理を施したセルを入力してＡＴＭ端末
装置からのアンサーバックによりＡＴＭ特性のシュミレ
ートを行なう構成としてもよい。

【００３７】

【発明の効果】以上説明したように、本発明のＡＴＭ特
性のシュミレーション装置によれば、インタフェースを
介してセルが入出力される間に、廃棄、遅延、ビット誤
りの処理を任意に施せるので、マルチメディアの品質を
実時間で高速にシュミレートして主観評価を行なうこと
ができる。また、ハードウェア構成により音声信号（８
Ｋ×８ビット）のみでなく映像信号（１Ｍ×８ビット）
を含む伝送速度まで伝送レートを拡張することができる
。

【図面の簡単な説明】

【図１】本発明によるＡＴＭ特性のシュミレーション装
置の一実施例を示すブロック構成図

【図２】同装置の接続構成を示す図

【図３】同装置とパーソナルコンピュータとの間の動作
シーケンスを示す図

【図４】（ａ），（ｂ）　　同装置に適用されるセルの
フレーム構成を示す図

【図５】（ａ），（ｂ）　　同装置によるバースト廃棄
を説明するための図

【図６】ビット誤り制御回路およびビット誤り付加回路
の一実施例を示す図

【符号の説明】

１　　シュミレーション装置、　　　　　　　　　　２
，７　　データメモリ ３，８　　コントロールメモリ、　　　　　　　　５　
　廃棄付加制御回路 ６　　廃棄付加回路、　　　　　　　　　　　　　　　
　　　９セル遅延時間制御回路 １０　　セル出力時間メモリ、　　　　　　　　　　１
１　　セル出力時間監視制御回路 １３　　ビット誤り制御回路、　　　　　　　　　　１
４　　ビット誤り付加回路 １６　　入力インタフェース、　　　　　　　　　　１
７　　出力インタフェース １８　　ＡＴＭ端末装置、　　　　　　　　　　　　　
　２０　　パーソナルコンピュータ ２１　　セル

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　固定長のセルの所定ビットを一定のデ
   ータに置換することにより廃棄付加する手段と、前記セ
   ルを所定時間遅延する手段と、前記セルの所定ビットを
   反転してビット誤りを付加する手段とを備え、インタフ
   ェースを介して前記セルが入出力される間に、前記セル
   に対して前記廃棄、遅延、ビット誤りの各処理を行なっ
   て非同期転送モード特性をシュミレートすることを特徴
   とする非同期転送モード特性のシュミレーション装置。