JPH043544A - 多重伝送方式 - Google Patents

多重伝送方式

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JPH043544A
JPH043544A JP2105585A JP10558590A JPH043544A JP H043544 A JPH043544 A JP H043544A JP 2105585 A JP2105585 A JP 2105585A JP 10558590 A JP10558590 A JP 10558590A JP H043544 A JPH043544 A JP H043544A
Authority
JP
Japan
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transmission
data
network
signal
multiplex
Prior art date
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Pending
Application number
JP2105585A
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English (en)
Inventor
Kunio Otaka
邦雄 尾高
Kyosuke Hashimoto
恭介 橋本
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Furukawa Electric Co Ltd
Original Assignee
Furukawa Electric Co Ltd
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Publication date
Application filed by Furukawa Electric Co Ltd filed Critical Furukawa Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、複数のネットワークに接続された多重ノード
間で、データの伝送を行う多重伝送方式(従来の技術) 従来、この種の多重伝送方式には、電子処理制御を行う
マイクロプロセッサ(CPU)に、多重通信ネットワー
クの伝送制御を行う多重伝送制御用IC1送受信用のバ
ッファ及びインターフエ−ス等からなる通信制御回路を
付加して多重ノードとし、複数の上記多重ノードをツイ
ストペア電線等からなる共通の信号伝送路(データバス
)で相互に接続してバス型の多重通信ネットワークを構
成すると共に、上記構成で種々の応答性を持つ(例えば
伝送速度が異なる)多重通信ネットワークを、CPUに
よるゲートウェイ機能を有する伝送制御部(ゲートウェ
イノート)で接続して多重伝送を行うものがあった。
(発明が解決しようとする課題) ところが、上記伝送方式では、一方のネットワークから
の送信データを他のネットワークに送信する際、受信側
ネットワークが使用中でデータ伝送が混み合っている場
合には、ゲートウェイノードは、上記受信側ネットワー
クに送信データを送信できず、送信側ネットワークでは
上記送信データが受信側ネットワークに送信できるまで
、定期的に上記送信データを送信しなければならず、そ
のたびに送信側ネットワークが使用状態となってデータ
伝送が混み合い、他の送信データの送信(例えば、送信
側のネットワーク内でのデータ伝送)に支障をきたすと
いう問題点があった。
本発明は、上記問題点に鑑みなされたものであって、受
信側ネットワークが使用中でデータ伝送が混み合ってい
る場合には、送信対象となる送信データを一時ゲートウ
エイノートに蓄え、蓄えきれない状態が発生した場合に
は、送信側ネットワークにこの状態を知らせ、送信側の
ネットワークでのデータ伝送に支障をきたすことなく、
効率的にデータ伝送を行うことができる多重伝送方式を
提供することを目的とする。
(課題を解決するための手段) 上記目的を達成するために、本発明では、共通の信号伝
送路を介して相互に接続された少なくとも2つの多重ノ
ードと、当該各多重ノードが接続された少なくとも2つ
の系統の信号伝送路と、該信号伝送路にそれぞれ接続さ
れ前記各信号伝送路間での信号伝送を行う伝送制御手段
とを備え、当該各多重ノードはいずれかの多重ノードの
送信要求に応じて所定の送信データを送信する多重伝送
方式において、前記伝送制御手段は一の系統の前記信号
伝送路から送信された送信データを記憶する記憶手段を
設け、他の系統の前記信号伝送路への前記送信データの
送信が可能かどうか判断し、送信が不可能な際には前記
記憶手段に当該送信データを記憶し、該記憶された送信
データの送信が可能になると当該送信データを前記信号
伝送路へ送信すると共に、前記記憶手段による送信デー
タの記憶が可能かどうか判断し、記憶できない状態の際
には前記一の系統の前記信号伝送路に当該状態を知らせ
る多重伝送方式が提供される。
(作用) 伝送制御手段は、他の系統の信号伝送路(受信側信号伝
送路)への送信データの送信が不可能な際には、上記送
信データを一時記憶しておき、データ送信が可能になる
と上記記憶されている送信データを受信側信号伝送路に
送信している。
従って、各多重ノードは、送信データを伝送制御手段に
何度も送る手間が省け、また記憶手段の記憶容量がオー
バーしている場合には、その旨を一の系統の信号伝送路
(送信側信号伝送路)に知らせることができ、ゲートウ
ェイ機能に依存しない伝送制御方法に移行するように促
すこともできる。
(実施例) 以下、本発明の実施例を第1図乃至第4図の図面に基づ
き詳細に説明する。
第1図は、本発明に係る多重伝送方式の構成を示す構成
ブロック図である。図において、各多重ノード11〜1
3.21〜23は、応答性(例えば伝送速度)が異なる
ものの、同一の構成ブロックになっているので、ここで
は説明の都合上代表して多重ノード11の構成を説明す
る。
多重ノード11では、電子処理制御を行うCPU1la
に、多重通信ネットワークの伝送制御を行う多重伝送制
御用IC,送受信用のバッファ及びインターフェース等
からなる通信制御回路11bを付加してなる。
各多重ノード11−13のCPUは、それぞれ同じ応答
性(例えばデータ伝送速度が高速の応答性)を持ち、各
通信制御回路を介してそれぞれ共通の多重伝送路(デー
タバス)loaで接続されてネットワーク10を構成し
ており、各通信制御回路では送信の際には上記バッファ
にCPUからのデータを書き込み、書き込みが終了する
とバッファのデータをインターフェースを介してデータ
バスlOaに送出しており、また受信の際にはインター
フェースを介してデータバス10aから入力するデータ
を上記バッファに書き込み、書き込みが終了するとバッ
ファのデータをCPUに送出している。
各多重ノード21〜23のCPUは、それぞれ同じ応答
性(例えば多重ノード11〜15のCPUのデータ伝送
速度よりは低速の応答性)を持ち、各通信制御回路を介
してそれぞれ共通のデータバス20aで接続されてネッ
トワーク20を構成しており、各通信制御回路では多重
ノード11〜13の通信制御回路と同様に、CPU及び
データバス20aとデータ信号の送受を行っている。
データバス10a、20aは、それぞれ100Kbps
以上、数10Kb匹の伝送速度のツイストペア電線等か
らなるデータバスで、多重ノード11〜13.21〜2
3は上記データバス10a、20aを介してデータフレ
ームやACK信号等の信号を伝送している。
伝送制御部(ゲートウェイノード)30は、多重伝送制
御用のCPU30aに、通信制御回路30b、30cと
、待避用メモリ30d等を付加してなっている。通信制
御回路30b、30cは、それぞれ制御用IC、ネット
ワークとデータ信号の送受信を行う各ネットワーク用バ
ッファ及びインターフェース等からなり、送信の際には
上記バッファにCPO30aからのデータを書き込み、
書き込みが終了するとバッファのデータをインターフェ
ースを介してネットワーク10.20に送出しており、
また受信の際にはインターフェースを介してネットワー
ク10.20から入力するデータを上記バッファに書き
込み、書き込みが終了するとバッファのデータをCPU
30aに送出して、ネットワークl0120とのデータ
信号の送受信を行う。
CPU30aは、通信制御回路30b、30cを介して
それぞれネットワーク10.20と接続され、データバ
ス10a、20aから各多重ノードごとに取り込まれて
ネットワーク用バッファに格納されているデータを、他
方のネットワークに送信可能かどうか判断しており、他
方のネットワークがデータ伝送に使用されていてネット
ワーク用バックアに格納されているデータの送信ができ
ない場合には、上記送信データを待避用メモリ30dに
一時書き込んで蓄え、上記他方のネットワークへのデー
タ送信が可能になると、上記蓄えた送信データを上記待
避用メモリ30dから読み出し、他方のネットワークの
応答性に対応したデータ信号に変換した後、要求のあっ
た多重ノードに返送するゲートウェイ機能を実現してい
る。従って、ネットワークlOと20のバス間では、信
号の伝送が可能になる。
第2図は、本発明の多重伝送方式に用いるデータフレー
ムのフォーマット構成の一実施例を示す模式図である。
このデータフレームFは、スタートビット、IDデータ
、データ、ACK信号領域を有するデータ構成になって
いる。
上記スタートビットは、フレームFの開始を示す特定の
ビットである。また、IDデータは、宛先を示すアドレ
ス、自局を示すアドレス及びデータのデータ長を示す情
報等から構成されている。
ACK信号領域は、複数のビット領域からなり、各多重
ノードに対し、その多重ノードのアドレスに対応したビ
ット領域を割り当て、かつ上記割り当てられた各ビット
領域の間に、各受信多重ノードが正常にフレームを受信
したときに返送するACK信号を配置しており、送信多
重ノードは上記返送されるACK信号によって正常受信
の確認を行う。
次に、各ネットワーク間のデータ伝送におけるゲートウ
ェイノードの受信処理動作について第3図のフローチャ
ートに基づいて説明する。なお、この実施例では、多重
ノード11から多重ノード21に所定のデータを伝送す
る場合について説明する。
CPU30aは、ネットワークlOからデータ信号の受
信かあると、通信制御回路30bから上記データ信号を
取り込む(ステップ101)。そして、受信したデータ
信号がゲートウェイの対象信号であるかどうか、データ
信号のIDデータ等に基ついて判断する(ステップ■0
2)。
ここで、データ信号がゲートウェイの対象信号ではない
場合には、その対象となる他の処理を行い、またデータ
信号がゲートウェイの対象信号の場合には、受信側のネ
ットワーク20に送信が可能かどうか判断する(ステッ
プ103)。なお、上記判断は、ネットワーク20の使
用状態を監視している通信制御回路30cからの上記使
用状態の有無を示す所定信号に基づいて判断される。
ここで、ネットワーク20へのデータ送信が可能な場合
には、上記データ信号を通信制御回路30cのネットワ
ーク用送信バッファに書き込んで(ステップ104)、
受信処理動作を終了する。また、ネットワーク20への
データ送信が不可能な場合には、待避用メモリ30dに
、ネットワーク20へ送信するへきデータ信号を一時蓄
えておくたけの記憶容量の余裕かあるかどうか判断する
(ステップ105)。
ここで、待避用メモリ30dに記憶容量の余裕かある場
合には、待避用メモリ30dにデータ信号を書き込んで
(ステップ106)、受信処理動作を終了する。また、
待避用メモリ30dに送信データを書き込むだけの余裕
がない場合には、ゲートウェイノードのゲートウェイ機
能の実行が不可能である事を示すワーニング信号を送信
側のネットワーク10に送信して報知しくステップ10
7)、受信処理動作を終了する。
また、第4図は、CPU30aが定期的に行うタイマ割
り込みルーチンを示すフローチャートである。
まず、CPU30aは、所定時間ごとにゲートウェイす
るべきデータ信号が待避用メモリ30d内に存在するか
とうか判断する(ステップ201)。
ここで、待避用メモリ30d内にデータ信号が存在しな
い場合には、この割り込みルーチンを終了し、また待避
用メモリ30d内にデータ信号か存在する場合には、ネ
ットワーク20の使用状態を判断してデータ送信か可能
かどうか判断する(ステップ202)。
ここで、ネットワーク20か使用状態にあって、データ
送信が不可能な場合には、割り込みルーチンを終了し、
またネットワーク20が未使用状態にあって、データ送
信が可能な場合には、待避用メモリ30dから該当する
lフレーム分のデータ信号を読み出して、上記データ信
号を通信制御回路30cのネットワーク用送信バッファ
に書き込み(ステップ203)、さらに待避用メモリ3
0dから読み出した分のデータ信号を削除して(ステッ
プ204)、上記タイマ割り込みルーチンを終了する。
これにより、CPU30aは、ネットワーク20が使用
状態でデータ送信が不可能な場合には、送信するデータ
信号を一時待避用メモリ30dに蓄えておき、データ送
信が可能になると、上記蓄えたデータ信号をネットワー
ク用バッファに書き込むことができ、これにより通信制
御回路30cは、ネットワーク用バッファのデータ書き
込みが終了すると、上記ネットワーク用バッファ内のI
Dデータや複数のデータ等のフレーム構成からなるデー
タ信号を、送信要求のあったネットワーク2゜の多重ノ
ード11に送信することかできる。また、データ信号を
一時蓄えてお(待避用メモリ30dの記憶容量がオーバ
ーしている場合には、その旨をネットワーク10に知ら
せることかできる。
従って、本実施例では、各多重ノードは、データ信号を
ゲートウェイノードに何度も送る手間が省け、また待避
用メモリの記憶容量がオーバーしている場合には、その
旨を送信側ネットワークに知らせることかでき、ゲート
ウェイ機能に依存しない伝送制御方法へ移行するように
促すこともでき、本発明を用いるシステム全体の安全性
を確保することができる。
なお、本実施例では、待避用メモリは一のネットワーク
からのデータ信号を記憶する構成のものを示したが、本
発明はこれのみに限らず、例えば双方のネットワークか
らのデータ信号を記憶させるようにして、相互にデータ
信号を送る手間を省いて、効率的にデータ伝送を行うこ
とも可能である。
(発明の効果) 以上説明したように、本発明では、共通の信号伝送路を
介して相互に接続された少なくとも2つの多重ノードと
、当該各多重ノードが接続された少なくとも2つの系統
の信号伝送路と、該信号伝送路にそれぞれ接続され前記
各信号伝送路間での信号伝送を行う伝送制御手段とを備
え、当該各多重ノードはいずれかの多重ノートの送信要
求に応じて所定の送信データを送信する多重伝送方式に
おいて、前記伝送制御手段は一の系統の前記信号伝送路
から送信された送信データを記憶する記憶手段を設け、
他の系統の前記信号伝送路への前記送信データの送信が
可能かどうか判断し、送信が不可能な際には前記記憶手
段に当該送信データを記憶し、該記憶された送信データ
の送信が可能になると当該送信データを前記信号伝送路
へ送信すると共に、前記記憶手段による送信データの記
憶か可能かどうか判断し、記憶できない状態の際には前
記一の系統の前記信号伝送路に当該状態を知らせるので
、受信側ネットワークか使用中でデータ伝送か混み合っ
ている場合には、送信対象となる送信データを一時ゲー
トウエイノートに蓄え、蓄えきれない状態が発生した場
合には、送信側ネットワークにこの状態を知らせ、送信
側のネットワークでのデータ伝送に支障をきたすことな
く、効率的にデータ伝送を行うことができる。
【図面の簡単な説明】
第1図は、本発明に係る多重伝送方式の構成を示す構成
ブロック図、第2図は本発明の多重伝送方式に用いるデ
ータフレームのフォーマット構成の一実施例を示す模式
図、第3図は第1図に示した伝送制御部の受信処理動作
を説明するためのフローチャート、第4図は同じくタイ
マ割り込みルーチンを示すフローチャートである。 10.20−ネットワーク、IOa、20a−・・多重
伝送路(データバス)、11−13.21〜23・・・
多重ノート、30・・・伝送制御部(ゲートウェイノー
ト)、11a=−CPU、30b、30c・・・通信制
御回路、30d・・・待避用メモリ。 第3図

Claims (2)

    【特許請求の範囲】
  1. (1)共通の信号伝送路を介して相互に接続された少な
    くとも2つの多重ノードと、当該各多重ノードが接続さ
    れた少なくとも2つの系統の信号伝送路と、該信号伝送
    路にそれぞれ接続され前記各信号伝送路間での信号伝送
    を行う伝送制御手段とを備え、当該各多重ノードはいず
    れかの多重ノードの送信要求に応じて所定の送信データ
    を送信する多重伝送方式において、前記伝送制御手段は
    一の系統の前記信号伝送路から送信された送信データを
    記憶する記憶手段を設け、他の系統の前記信号伝送路へ
    の前記送信データの送信が可能かどうか判断し、送信が
    不可能な際には前記記憶手段に当該送信データを記憶し
    、該記憶された送信データの送信が可能になると当該送
    信データを前記信号伝送路へ送信すると共に、前記記憶
    手段による送信データの記憶が可能かどうか判断し、記
    憶できない状態の際には前記一の系統の前記信号伝送路
    に当該状態を知らせることを特徴とする多重伝送方式。
  2. (2)前記伝送制御手段は所定間隔ごと前記記憶手段に
    送信データが記憶されているかどうか判断し、記憶され
    ている際には前記他の系統の信号伝送路への前記記憶さ
    れた送信データの送信が可能かどうか判断し、当該判断
    結果に応じて該送信データの送信を行うことを特徴とす
    る請求項1記載の多重伝送方式。
JP2105585A 1990-04-19 1990-04-19 多重伝送方式 Pending JPH043544A (ja)

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JPH043544A true JPH043544A (ja) 1992-01-08

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JP2105585A Pending JPH043544A (ja) 1990-04-19 1990-04-19 多重伝送方式

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JP (1) JPH043544A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5347162A (en) * 1989-08-28 1994-09-13 Lsi Logic Corporation Preformed planar structures employing embedded conductors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5347162A (en) * 1989-08-28 1994-09-13 Lsi Logic Corporation Preformed planar structures employing embedded conductors

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