JPH04348021A - 半導体薄膜の固相成長方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、石英等の絶縁性基板上に大粒径
の結晶核をもつ半導体薄膜形成方法に関する。

【０００２】

【従来技術】絶縁性基板上や、Ｓｉウエハ上の絶縁膜上
に結晶性の良いシリコン薄膜を形成する方法はＳＯＩ技
術として知られている。ＳＯＩ技術のうち再結晶化法と
呼ばれるものには多結晶や非晶質を一度溶融状態にして
、その上で再結晶化させる方法と、溶融する温度までは
昇温せずに、結晶の再配列を促進しながら結晶を成長さ
せる固相成長法がある。固相成長法では６００℃以下の
低温で再結晶化ができるため、低温化という点ですぐれ
ている。固相成長法では、まず結晶成長の基点となる核
が生成され、その後核のまわりに結晶が成長する。一般
的に核生成のための活性化エネルギーは、固相成長のた
めの活性化エネルギーに比べ小さいことが知られている
。従って、より低温で熱処理することは、核の生成密度
を下げる効果が著しい。核の生成密度が下がることによ
り、より大きな結晶粒径を持つ半導体膜が得られるよう
になる。結晶の平均粒径は、核生成密度の１／２乗に逆
比例する関係にある。結局大きな粒径の結晶を得るには
核生成密度を低く抑える必要がある。５５０℃〜６００
℃の低温で熱処理することは、前に述べたように核の生
成密度を減らすという点で好ましいが、核が生成される
までの時間（潜伏時間）が非常に長くなるため実用的で
ないのが欠点である。これに対して、特開平２−２３８
６１７号公報の技術では７００〜８００℃の高温短時間
熱処理工程につづいて第１のアニール工程および第１の
アニール工程より低温の第２のアニール工程を採用する
ことによる固相成長方法を提案している。

【０００３】

【目的】本発明の目的は、さらに新しい固相成長法を提
案するものであって、具体的には、絶縁性基板上に堆積
された非晶質シリコン薄膜を固相成長させる工程におい
て、前に述べた長時間（数百時間）の熱処理を必要とす
る欠点を解決し、さらに核生成の密度を低く抑えた状態
で熱処理し、粒径の大きい結晶を有するシリコン薄膜を
固相成長させる方法及び該方法により作製された半導体
薄膜をチャンネル領域とする構成の薄膜半導体素子を提
供することである。

【０００４】

【構成】第１の本発明は、（ａ）絶縁性基板上に非晶質
半導体膜を堆積する間、膜中の未結合手（ダングリング
ボンド）密度が基板温度の増加に伴って増加する基板温
度の範囲内で基板温度を高温から低温まで徐々に降温す
る工程と、（ｂ）前記非晶質半導体膜に熱処理をして結
晶成長の核を生成させる熱アニール工程と、（ｃ）前記
核が生成された膜のうち膜表面付近の核の密度の高い領
域をエッチングし生成された核の密度を低減する工程と
、（ｄ）前記核の密度が低減された膜を再び熱処理して
固相成長を行う熱アニール工程を有することを特徴とす
る半導体薄膜の固相成長方法に関する。

【０００５】第２の本発明は、（ａ）絶縁性基板上に非
晶質半導体膜を堆積する間、膜中の未結合手（ダングリ
ングボンド）密度が基板温度の増加に伴って増加する基
板温度の範囲内で基板温度を高温から低温まで徐々に降
温する工程と、（ｂ）前記非晶質半導体膜に熱処理をし
て結晶成長の核を生成させる熱アニール工程と、（ｃ）
前記核が生成された膜のうち膜表面付近の核の密度の高
い領域にイオン注入を行ない非晶質化することで核の密
度を低減する工程と、（ｄ）前記核の密度が低減された
膜を再び熱処理して固相成長を行う熱アニール工程を有
することを特徴とする半導体薄膜の固相成長方法に関す
る。

【０００６】前記高温、低温は、半導体膜の性質、基板
の性質等により影響を受け、一概にきめることはできな
いが、目安としての高温は、■原料ガスにＳｉＨ４，Ｓ
ｉ２Ｈ６等を用いたプラズマＣＶＤ法による場合は、通
常３５０〜５００℃、好ましくは４００〜４５０℃■原
料ガスにＳｉＨ４，Ｓｉ２Ｈ６等を用いたＬＰＣＶＤ法
による場合は通常５２０〜５６０℃、好ましくは５３０
〜５５０℃であり、目安としての低温は、■原料ガスに
ＳｉＨ４，Ｓｉ２Ｈ６等を用いたプラズマＣＶＤ法によ
る場合は、通常２００〜３５０℃、好ましくは２５０〜
３００℃■原料ガスにＳｉＨ４，Ｓｉ２Ｈ６等を用いた
ＬＰＣＶＤ法による場合は通常４７０〜５２０℃、好ま
しくは４９０〜５１０℃であり、温度勾配は、成膜条件
（成膜速度）に関係するが０．７℃／分〜６℃／分、好
ましくは１．５℃／分〜３℃／分である。前記イオン注
入は、公知の方法及び条件を用いることができ、所定の
深さ迄非晶質化させる条件を用いるとよい。この非晶質
へのＳｉイオン注入条件及びアモルファス化する深さは
核密度の高い領域を表面からどこまで形成するかに依存
するので一概に決められないが、通常１００〜２０００
Å、好ましくは１００〜１０００Åが良い。イオン注入
条件は、核密度の高い領域を約１０００Å以下とする場
合のＳｉイオン注入条件としては２０〜５０ＫｅＶ、１
×１０１４〜１×１０１６ｃｍ−２、好ましくは３０〜
４０ＫｅＶ、１×１０１５〜５×１０１５ｃｍ−２であ
り、少量の核を残すようにしておくとよい。このイオン
注入によるアモルファス化の方法はエッチングによる方
法よりも再現性の点で優れている。

【０００７】第３の本発明は、（ａ）絶縁性基板上に不
純物濃度の低い非晶質半導体膜と不純物濃度の高い非晶
質半導体膜を順次堆積させる工程と、（ｂ）前記の積層
された非晶質半導体膜に熱処理をして結晶成長の核を生
成させる熱アニール工程と、（ｃ）前記核が生成された
膜のうち不純物濃度の高い領域をエッチングし生成され
た核の密度を低減する工程と、（ｄ）前記核の密度が低
減された膜を再び熱処理して固相成長を行う熱アニール
工程を有することを特徴とする半導体薄膜の固相成長方
法に関する。この第３の本発明におけるエッチング工程
（ｃ）を、イオン工程（ｃ）で代替し、イオン注入して
、アモルファス化しても、不純物が膜中に残るため、次
の熱アニール工程（ｄ）で不純物濃度の高い領域がやは
り結晶化しやすく、大きい結晶粒の成長はできなくなる
。

【０００８】前記、不純物濃度の低い場合の目安は、通
常不純物濃度が１×１０１６〜１×１０１７（ａｔｏｍ
／ｃｃ）含まれている場合であり、とくに好ましくは１
×１０１６〜５×１０１６（ａｔｏｍ／ｃｃ）含まれて
いる場合である。前記、不純物濃度の高い場合の目安は
、通常不純物濃度が１×１０２０〜１×１０２１（ａｔ
ｏｍ／ｃｃ）含まれている場合であり、とくに好ましく
は２×１０２０〜５×１０２０（ａｔｏｍ／ｃｃ）含ま
れている場合である。

【０００９】第４の本発明は、前記第１〜３の本発明の
いずれかの半導体薄膜の固相成長方法により作成された
半導体薄膜をチャンネル領域としたことを特徴とするプ
レーナ型構成の薄膜半導体素子に関する。

【００１０】第５の本発明は、前記第１〜３の本発明の
いずれかの半導体薄膜の固相成長方法により作成された
半導体薄膜をチャンネル領域としたことを特徴とするス
タガ型構成の薄膜半導体素子に関する。

【００１１】第１及び第２の本発明を以下に具体的に説
明する。図１（ａ）において、１は石英またはガラス等
の絶縁性基板である。２は非晶質シリコン薄膜であり、
堆積は基板温度を高温から低温まで徐々に降温させて行
う。ここではＬＰＣＶＤ法及びプラズマＣＶＤ法の場合
の条件を記述する。〔　　〕は好ましい範囲を示す。 （１）　　ＬＰＣＶＤ法の場合の１例 原料ガス　　Ｓｉ２Ｈ６（純度　　９９．９９９％）圧
力　　　　　　０．２　Ｔｏｒｒ〔０．１〜０．５Ｔｏ
ｒｒ〕基板温度　　５６０℃→４７０℃ 膜厚　　　　　　１５００Å〔１０００〜３０００Å〕
（２）　　プラズマＣＶＤ法の場合の１例原料ガス１０
％ＳｉＨ４（純度９９．９９９％）＋Ｈ２（純度９９．
９９９９９％）圧力　　　　　　０．６　Ｔｏｒｒ　〔
０．１〜０．８Ｔｏｒｒ〕基板温度　　４５０℃→２５
０℃ ＲＦパワー　　３０Ｗ〔２０〜１００Ｗ〕膜厚　　　　
　　１５００Å〔１０００〜３０００Å〕図１（ｂ）は
図１（ａ）の状態のものをＮ２雰囲気中、６００℃の温
度で約１０時間熱処理した後の状態を示す図で、４は多
くは表面付近に生成した結晶核を表している。堆積温度
を４５０℃から２５０℃に徐々に降温させるにしたがっ
て非晶質シリコン中のダングリングボンドは徐々に減少
し、膜の表面近傍のダングリング密度は基板界面付近に
比してダングリングボンド密度が小さい状態になってい
る。熱処理に伴う核の発生速度はダングリングボンド密
度に逆比例するため、基板界面に比較して膜表面近傍の
核発生数は多くなる。この状態を示したのが図１（ｂ）
である。 第１及び第２の本発明の工程は、こゝまではまったく同
じである。第１の本発明では、つぎに図１（ｂ）の状態
から膜表面をエッチングし、結晶核４の密度の高い部分
を除去し、図１（ｃ）にいたる。２′は先に生成された
結晶核が少し部分的に残っている状態の不純物の少ない
非晶質シリコン層である。エッチングはＲＩＥ法を用い
、ＳＦ６＝１３ｓｃｃｍ，ＣＦ４＝５ｓｃｃｍ，Ｏ２＝
２０ｓｃｃｍ，圧力０．０９Ｔｏｒｒ，ＲＦパワー３５
０Ｗで行なった。エッチングで除去した厚みは約５５０
Åであった。前記エッチングでは、エッチングガス（Ｓ
Ｆ６，ＣＦ４，Ｏ２等）によるエッチング表面の汚染（
ＣやＦの残留）のために、固相成長を行う前に表面のク
リーニング処理を施す必要がある。またエッチング除去
する半導体層の膜厚分を固相成長後、必要とされる膜厚
に付加してあらかじめ基板に堆積する必要がある。第２
の本発明では、図１（ｂ）の状態からイオン注入を行な
う。例えばＳｉイオン注入条件を４０ＫｅＶ，２×１０
１５ｃｍ−２とすると、表面から５００〜７００Åの深
さまで非晶質（アモルファス）化される。第１の本発明
では、図１（ｃ）の状態から、第２の本発明では、イオ
ン注入後（図示略）、Ｎ２雰囲気中６００℃の温度で約
２４時間のアニールを行い、平均結晶粒径約２．５μｍ
の結晶粒径をもつ半導体層がそれぞれ得られた。図２は
、前記具体例における核生成速度の堆積温度依存性を示
すグラフである。

【００１２】つぎに、第３の本発明を具体的に説明する
。まず、図３（ａ）に示すように、絶縁性基板１上に、
膜中の不純物濃度の低い条件で非晶質シリコン薄膜３を
堆積する。ここではＬＰＣＶＤ法及びプラズマＣＶＤ法
の場合の条件を記述する。〔　　〕内は好ましい範囲を
示す。 （１）　　ＬＰＣＶＤ法の場合の１例 原料ガス　　Ｓｉ２Ｈ６（純度９９．９９９％）圧力　
　　　　　０．２Ｔｏｒｒ　　〔０．１〜０．５Ｔｏｒ
ｒ〕基板温度　　５００℃　　　〔４７０〜５３０℃〕
膜厚　　　　　　１５００Å　〔１０００〜３０００Å
〕（２）　　プラズマＣＶＤ法の場合 原料ガス１０％ＳｉＨ４（純度９９．９９９％）＋Ｈ２
（純度９９．９９９９９％）圧力　　　　　　０．６　
Ｔｏｒｒ　〔０．１〜０．８Ｔｏｒｒ〕基板温度　　１
００℃　　　　〔７０〜１５０℃〕ＲＦパワー　　３０
Ｗ　　　　〔２０〜１００Ｗ〕膜厚　　　　　　１５０
０Å　　〔１０００〜３０００Å〕さらに、不純物濃度
の高い条件で非晶質シリコン薄膜３′を堆積する。（１
）のＬＰＣＶＤ法の場合は、Ｓｉ２Ｈ６にＰＨ３を流量
比で１／１０３程度〔１／１０４〜１／１０３〕混入（
高濃度の場合に相当）させて堆積を行う。（２）のプラ
ズマＣＶＤ法ではＳｉＨ４にＰＨ３を同程度混入させて
堆積を行う。この他不純物としてＣ，Ｎ，Ｏを導入する
ためにはＣＨ４，Ｎ２Ｏ，ＣＯ２，ＮＨ３等を混入させ
る。３′の膜厚としては５００Å〔３００〜７００Å〕
とした。図３（ｂ）は図３（ａ）の状態のものをＮ２雰
囲気中で６００℃の温度で１２時間熱処理した後の状態
を示す図で、４は表面及び３と３′の層の界面付近に生
成した結晶核を表わしている。 非晶質シリコン中の不純物Ｐ，Ｎ，Ｃ，Ｏ等は核生成ま
での潜伏時間を短くし、核生成速度を大きくする効果が
あるが、３の層はこれらの不純物濃度が低いため、この
程度の時間の熱処理では３の膜中には核生成がほとんど
見られない。次に、図３（ｂ）の状態から、膜表面をエ
ッチングし、３′の不純物濃度の高い非晶質シリコン部
分を大方除去し、図３（ｃ）に至る。２′は先に生成さ
れた結晶核４が部分的に残っている状態の不純物の少な
い非晶質シリコン層を示す。エッチングをＲＩＥ法を用
いＳＦ６＝１３ｓｃｃｍ，ＣＦ４＝５ｓｃｃｍ，Ｏ２＝
２０ｓｃｃｍ，圧力０．０９Ｔｏｒｒ，ＲＦパワー３５
０Ｗで行なった。エッチングで除去した厚みは約５５０
Åであった。図３（ｃ）の状態から、Ｎ２雰囲気中６０
０℃の温度で約２４時間のアニールを行い、平均結晶粒
径として約２．５μｍがそれぞれ得られた。図４は、前
記具体例における核生成速度及び潜伏時間のＰＨ３／Ｓ
ｉＨ４濃度依存性を示すグラフである。

【００１３】第４の本発明は、前記第１〜３の本発明の
固相成長方法によって作成された大粒径のＳｉ層をチャ
ンネル領域として構成したプレーナ型薄膜半導体素子で
あって、その一例を図５に示す。第５の本発明は、前記
第１〜３の本発明の固相成長方法によって作成された大
粒径のＳｉ層をチャンネル領域として構成したスタガ型
薄膜半導体素子であって、その一例を図６に示す。図５
及び図６中、５は不純物が添加された半導体膜、６は絶
縁膜、７はゲート電極、８はソース電極、９はドレイン
電極、２１が大粒径のＳｉ層である。

【００１４】

【効果】■　　低密度の核生成までの時間が大巾に短縮
できた。 ■　　低核生成密度下で結晶粒径の大きな多結晶シリコ
ンが得られた。 ■　　低温で、特性の優れたＳＯＩを提供することがで
きる。 ■　　低温で特性の優れた薄膜半導体素子を提供するこ
とができる。

【図面の簡単な説明】

【図１】（ａ）、（ｂ）、（ｃ）により第１の本発明の
製造工程例を示す。

【図２】第１の本発明の具体例における核生成速度およ
び潜伏時間の濃度依存性を示すグラフである。

【図３】（ａ）、（ｂ）、（ｃ）により第２の本発明の
製造工程例を示す。

【図４】第２の本発明の具体例における核生成速度およ
び潜伏時間のＰＨ３／ＳｉＨ４の濃度依存性を示すグラ
フであり、△−△はアニール開始から核が発生するまで
の時間、すなわち潜伏時間をしめし、○…○は核が発生
する割合を表わすもので核生成速度に相当する。

【図５】第４の本発明のプレーナ型薄膜半導体素子の一
例を示す説明図である。

【図６】第５の本発明のスタガ型薄膜半導体素子の一例
を示す説明図である。

【符号の説明】

１　　絶縁性基板 ２　　非晶質シリコン薄膜 ２′　　結晶核が少し部分的に残っている状態の不純物
の少ない非晶質シリコン薄膜 ３　　不純物濃度を低い条件で堆積した非晶質シリコン
薄膜 ３′　　不純物濃度を高い条件で堆積した非晶質シリコ
ン薄膜 ４　　結晶核 ５　　不純物が添加された半導体膜 ６　　絶縁膜 ７　　ゲート電極 ８　　ソース電極 ９　　ドレイン電極 ２１　　大粒径のＳｉ層

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　（ａ）絶縁性基板上に非晶質半導体膜
   を堆積する間、膜中の未結合手（ダングリングボンド）
   密度が基板温度の増加に伴って増加する基板温度の範囲
   内で基板温度を高温から低温まで徐々に降温する工程と
   、（ｂ）前記非晶質半導体膜に熱処理をして結晶成長の
   核を生成させる熱アニール工程と、（ｃ）前記核が生成
   された膜のうち膜表面付近の核の密度の高い領域をエッ
   チングし生成された核の密度を低減する工程と、（ｄ）
   前記核の密度が低減された膜を再び熱処理して固相成長
   を行う熱アニール工程を有することを特徴とする半導体
   薄膜の固相成長方法。
2. 【請求項２】　　（ａ）絶縁性基板上に非晶質半導体膜
   を堆積する間、膜中の未結合手（ダングリングボンド）
   密度が基板温度の増加に伴って増加する基板温度の範囲
   内で基板温度を高温から低温まで徐々に降温する工程と
   、（ｂ）前記非晶質半導体膜に熱処理をして結晶成長の
   核を生成させる熱アニール工程と、（ｃ）前記核が生成
   された膜のうち膜表面付近の核の密度の高い領域にイオ
   ン注入を行ない非晶質化することで核の密度を低減する
   工程と、（ｄ）前記核の密度が低減された膜を再び熱処
   理して固相成長を行う熱アニール工程を有することを特
   徴とする半導体薄膜の固相成長方法。
3. 【請求項３】　　（ａ）絶縁性基板上に不純物濃度の低
   い非晶質半導体膜と不純物濃度の高い非晶質半導体膜を
   順次堆積させる工程と、（ｂ）前記の積層された非晶質
   半導体膜に熱処理をして結晶成長の核を生成させる熱ア
   ニール工程と、（ｃ）前記核が生成された膜のうち不純
   物濃度の高い領域をエッチングし生成された核の密度を
   低減する工程と、（ｄ）前記核の密度が低減された膜を
   再び熱処理して固相成長を行う熱アニール工程を有する
   ことを特徴とする半導体薄膜の固相成長方法。
4. 【請求項４】　　前記請求項１，２または３記載の固相
   成長方法により作成された半導体薄膜をチャンネル領域
   としたことを特徴とするプレーナ型構成の薄膜半導体素
   子。
5. 【請求項５】　　前記請求項１，２または３記載の固相
   成長方法により作成された半導体薄膜をチャンネル領域
   としたことを特徴とするスタガ型構成の薄膜半導体素子
   。