JPH0432945A - ２重化メモリ装置同期運転制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、同一システムバスに接続される２台のメモリ
装置を同期して並列に運転することにより信頼性の向上
を図った計算機システムの２重化メモリ装置同期運転制
御方式に関する。

（従来の技術） 第２図は従来の２重化メモリ装置を備えた計算機システ
ムの一構成例を示すブロック図である。

同図において、中央処理装置（ＣＰＵ）ｌ、主メモリ装
置２、従メモリ装置３、入出力制御装置４はシステムバ
ス５に接続される。中央処理装置１には、メモリ装置の
リフレッシュ動作タイミングを生成するリフレッシュタ
イミング発生器７がある。主メモリ装置２、従メモリ装
置３はリフレッシュタイミング通知線６にてリフレッシ
ュタイミング発生器７に接続される。

先ず、２重化メモリ装置の動作について説明する。一般
的に信頼性の向上を目的として２重化されたメモリ装置
は、メモリに対する書込み動作時は、主メモリ装置２．
従メモリ装置３雨方に同時に書込みが行なわれ、読出し
動作時は、主メモリ装置２．従メモリ装置３とも読出し
動作を行なうが、システムバス５には主メモリ装置２の
みが読出しデータを応答するようになっている。主メモ
リ装置２にて障害が検出された場合は、従メモリ装置３
が主メモリ装置２に代わってデータの応答を行なうよう
になっている。従って、２重化メモリ装置においては、
両方の主メモリ装置２及び従メモリ装置３は完全に同期
して動作する必要がある。

ところで、一般的にメモリ装置は記憶容量１価格の面か
らダイナミックメモリ素子が使われる。

ダイナミックメモリ素子は記憶内容を維持するために定
期的にリフレッシュ動作を行なう必要があるが、このリ
フレッシュ動作とメモリ装置に対するメモリアクセスが
競合した場合はメモリアクセスが一時的に待たされるた
めにメモリアクセスタイムが長くなる場合があり、従っ
て２重化メモリ装置において、主メモリ装置と従メモリ
装置において非同期にリフレッシュ動作を行なうと両メ
モリ装置間は同期して動作ができなくなる。

そこで、従来の２重化メモリ装置を備えた計算機システ
ムにおいては、第２図に示すようにリフレッシュタイミ
ング発生器７を、主メモリ装置２、従メモリ装置３に持
つのではなく、これらの主メモリ装置２、従メモリ装置
３以外の、例えば中央処理装置ｌに持ち主メモリ装置２
．従メモリ装置３に対して共通のリフレッシュタイミン
グを通知することにより、リフレッシュ動作により同期
がとれないという問題を解決していた。

（発明が解決しようとする課題） しかしながら、上述した従来の２重化メモリ装置を備え
た計算機システムでは、リフレッシュタイミングを通知
するための専用の信号線、即ちリフレッシュタイミング
通知線６が必要であり、コスト高となっていた。またリ
フレッシュタイミング発生器７が故障したときには、両
方の主メモリ装置２．従メモリ装置３とも動作不能にな
ってしまうという高信頼性システムにとっては致命的な
問題があった。

そこで、本発明の目的は、このような従来の問題点に鑑
み、システムバス以外に専用の信号線を必要とせず、か
つ従来の計算機システムのリフレッシュタイミング発生
器のような両メモリ装置とも障害の原因となる装置を必
要としない、コスト安で、柔軟性、信頼性に優れたシス
テムの構築が可能となる２重化メモリ装置同期運転制御
方式を提供することにある。

（課題を解決するための手段） 本発明は、同一のシステムバスに中央処理装置及び入出
力制御装置と共に接続された２台のメモリ装置の同期運
転制御を行なう２重化メモリ装置同期運転制御方式にお
いて、前記２台のメモリ装置のそれぞれに設けられ、か
つ自メモリ装置が前記中央処理装置もしくは前記入出力
制御装置からのメモリアクセスに対して応答を行なう際
に、他方のメモリ装置のアクセスタイムの遅れを検出し
て遅れ検出信号を出力する検出手段と、前記２台のメモ
リ装置のそれぞれに設けられ、かつ自メモリ装置の前記
検出手段の検出信号に基づき、自メモリ装置にリフレッ
シュ動作を行なわせるリフレッシュ手段と、前記２台の
メモリ装置のそれぞれに設けられ、かつ前記メモリアク
セスに対する前記他方のメモリ装置による応答の終了に
て、自メモリ装置に設けたリフレッシュタイミング発生
器の初期化を行なう初期化手段とを備えてなるものであ
る。

（作用） 中央処理装置や入出力制御装置からのメモリアクセスに
対して、他方のメモリ装置よりもアクセスタイムが短い
方のメモリ装置が応答を行なう際に、自メモリ装置に設
けた検出手段にて他方のメモリ装置のアクセスタイムの
遅れを検出し遅れ検出信号を送出する。前記自メモリ装
置の検出手段の検出信号に基づき前記自メモリ装置内の
りフレッシュ手段は、前記自メモリ装置にリフレッシュ
動作を行なわせる０次に、前記メモリアクセスに対する
前記他方のメモリ装置（アクセスタイムが長い方のメモ
リ装置）による応答の終了にて、両方のメモリ装置に設
けた初期化手段にて、それぞれのメモリ装置のリフレッ
シュタイミング発生器の初期化を行なう。このような２
重化メモリ装置同期運転制御方式では、システムバス以
外に専用の信号線（従来の如きリフレッシュタイミング
通知線６など）を必要とせず、計算機システムをコスト
安にできる。また、従来の計算機システムのリフレッシ
ュタイミング発生器のような両メモリ装置とも障害の原
因となる装置を必要としない、柔軟性、信頼性に優れた
システムの構築が可能となる。

（実施例） 次に本発明の実施例について図面を用いて説明する。

第３図は本発明に係る計算機システムの一実施例を示す
構成図である。

同図において、中央処理装置１１．主メモリ装置１２、
従メモリ装置１３、入出力制御装置１４はシステムバス
１５により接続されている。主メモリ装置１２．従メモ
リ装置１３には各々独立したリフレッシュタイミング発
生器２１．３１を有している。

先ず、メモリアクセス動作について説明する。

２重化されたメモリ装置は、一般的に信頼性の向上を目
的としている。従ってメモリに対する書込み動作時は、
主メモリ装置１２と従メモリ装置１３の両方に同時に書
込みが行なわれ、読出し動作時は主メモリ装置１２と従
メモリ装置１３の両方とも読出し動作を行なうが、シス
テムバス１５には主メモリ装置１２のみが読出しデータ
を応答するようになっている。また主メモリ装置１２に
て障害が検出された場合は、従メモリ装置１３が主メモ
リ装置１２に代わってデータの応答を行なうようになっ
ている。このデータの応答の際、データ応答を行なった
メモリ装置が主メモリ装置１２や従メモリ装置１３であ
っても、メモリアクセス要求を出した装置からは、あた
かも１台のメモリ装置として扱われる。

第４図は、システムバスのメモリアクセスに関する部分
の回路図である。

同図において、中央処理装置１１のメモリアクセス要求
線１０３はメモリアクセス要求線ドライバ１０１により
システムバスのメモリアクセス要求線５１へ接続される
。メモリアクセス要求線５１は主メモリ装置１２のメモ
リアクセス要求線レシーバ２０１．従メモリ装置１３の
メモリアクセス要求線レシーバ３０１へ接続される。主
メモリ装置１２のメモリアクセス要求線レシーバ２０１
はメモリ内メモリアクセス要求線２０４とリセット優先
Ｒ−３（リセット−セット）フリップフロップ回路（以
下、単にフリップフロップ回路という。）２０３のセッ
ト入力へ接続される。メモリ内メモリアクセス応答線２
０５はフリップフロップ回路２０３のリセット入力へ接
続され、フリップフロップ回路２０３の出力はメモリア
クセス応答線ドライバ２０２によりシステムバスのメモ
リアクセス応答線５２へ接続される。同様に従メモリ装
置１３のメモリアクセス要求線レシーバ３０１はメモリ
内メモリアクセス要求線３０４とリセット優先Ｒ−３（
リセット−セット）フリップフロップ回路（以下、単に
フリップフロップ回路という、　）　３０３のセット入
力へ接続される。メモリ内メモリアクセス応答線３０５
はフリップフロップ回路３０３のリセット入力へ接続さ
れ、フリップフロップ回路３０３の出力はメモリアクセ
ス応答線ドライバ３０２によりシステムバスのメモリア
クセス応答線５２へ接続される。メモリアクセス応答線
ドライバ２０２．３０２の出力はメモリアクセス応答線
５２にワイアードオア接続されている。メモリアクセス
応答線５２は中央処理装置１１のメモリアクセス応答線
レシーバ１０２へ接続され、メモリアクセス応答線レシ
ーバ１０２の出力はメモリアクセス応答線１０４へ接続
される。

中央処理装置１１がメモリアクセスを行ない、主メモリ
装置１２に対して従メモリ装置１３のメモリアクセスタ
イムが長い場合について第５図を用いて説明する。尚、
第５図は第４図の動作を説明するための各信号線のタイ
ムチャートである。

先ず、中央処理装置１１は、メモリアクセス要求線１０
３へ第５図（ａ）に示すようにメモリアクセス要求信号
を出力する。このメモリアクセス要求信号は、メモリア
クセス要求線ドライバ１０１によりシステムバスのメモ
リアクセス要求線５１へ同図（ｂ）に示すように出力さ
れ主メモリ装置１２と従メモリ装置１３へ同時に要求が
伝えられる。主メモリ装置１２はメモリアクセス要求線
レシーバ２０１によりメモリアクセス要求信号を受信す
ると、このメモリアクセス要求信号は、メモリ内メモリ
アクセス要求線２０４へ同図（Ｃ）に示すように出力さ
れると同時にフリップフロップ回路２０３をセットする
。フリップフロップ回路２０３の出力はメモリアクセス
応答線ドライバ２０２を介してシステムバスのメモリア
クセス応答線５２へ同図（ｇ）に示すように出力される
。一方、従メモリ装置１３においても全く同様な動作が
行なわれる［同図（ｄ）、（ｇ）］。次に主メモリ装置
１２は、メモリアクセスが終了すると、同図（ｅ）に示
すようなメモリアクセス応答信号をメモリアクセス応答
線２０５を介してフリップフロップ回路２０３に供給し
てフリップフロップ回路２０３をリセットする。フリッ
プフロップ回路２０３の出力（ロウレベル）は、メモリ
アクセス応答線ドライバ２０２に供給され、メモリアク
セス応答線ドライバ２０２の出力はハイレベル（論理“
０“）となるが、従メモリ装置１３のメモリアクセスが
終了していないために、システムバスのメモリアクセス
応答線５２は同図（ｇ）に示すようにロウレベル（論理
“１”）を維持する。メモリアクセス応答線５２の電圧
はロウレベルに引込まれるためである０次に従メモリ装
置１°３のメモリアクセスが終了すると、同図（ｆ）に
示すようなメモリアクセス応答信号をメモリアクセス応
答線３０５を介してフリップフロップ回路３０３に供給
し、フリップフロップ回路３０３をリセットする６、フ
リップフロップ回路３０３の出力（ロウレベル）は、メ
モリアクセス応答線ドライバ３０２に供給され、このメ
モリアクセス応答線ドライバ３０２の出力は、ハイレベ
ルとなり、システムバスのメモリアクセス応答線５２が
ハイレベル（論理“Ｏ”）となり、メモリアクセスの終
了がメモリアクセス応答線レシーバ１０２．メモリアク
セス応答線１０４を介して中央処理装置１１に対して通
知される。この場合、メモリアクセス応答線＋０４は、
同図（ｈ）に示す如くハイレベル（論理“ｌ”）となる
。

尚、従メモリ装置１３のアクセスタイムの方が、主メモ
リ装置１２よりも速いとき及び主メモリ装置１２と従メ
モリ装置１３の両方ともアクセスタイムが同じ時も上述
したと同様の動作にてメモリアクセスが同期をとりなが
ら行なわれる。

以上説明したような主メモリ装置１２と従メモリ装置１
３に対するメモリアクセスタイムの違いは、一方のメモ
リ装置においてリフレッシュ動作とメモリアクセスの競
合が発生した時に生じる。

上記方式によれば両メモリ装置のリフレッシュ動作の同
期をとらなくてもメモリ装置の同期運転は可能であるが
、２重化しないときと比較するとリフレッシュ競合によ
る能力の低下が２倍となる。

両メモリ装置ともに同じ周波数の発振器を使用しても、
その精度の違いにより同期をとることは困難である。従
ってシステム運用中にリフレッシュ動作の同期化が必要
となる。

次に、第１図は本発明に係わるメモリ装置の構成図であ
る。

同図において、主メモリ装置１２と従メモリ装置１３と
は全く同じ様な構成となっている。従って、主メモリ装
置１２の構成について説明する６尚、第１図において第
４図と同−又は相当部分には同符号を用いている。

システムバスのメモリアクセス要求線５１は、メモリア
クセス要求線レシーバ２０１に接続され、メモリアクセ
ス要求線レシーバ２０１の出力は、メモリアクセス要求
線レシーバ２０４を介してメモリコントローラ２３及び
フリップフロップ回路２０３のセット入力に接続される
。メモリコントローラ２３は、メモリアクセス要求とリ
フレッシュ要求との競合調停制御を行ない、メモリモジ
ュール２４の制御を行なう回路であって、このメモリコ
ントローラ２３の入力側はメモリ内メモリアクセス要求
線２０４．リフレッシュ要求線２１２に接続され、その
出力側はメモリモジュール２４へ接続される。また、メ
モリコントローラ２３からのメモリ内メモリアクセス応
答線２０５はフリップフロップ回路２０３のリセット入
力へ接続される。フリップフロップ回路２０３の出力端
は、メモリアクセス応答線ドライバ２０２及びノット回
路２１１の各入力端に接続される。また、メモリアクセ
ス応答線ドライバ２０２の出力端は、システムバスのメ
モリアクセス応答線５２へ接続される。メモリアクセス
応答線５２はノット回路２１０及びアンド回路２０７の
一方の入力端に接続される。リフレッシュタイミング発
生器２１は、一定間隔でリフレッシュタイミング信号（
トリガ信号）を生成する回路であり、その出力端はオア
回路２０６の一方の入力端へ接続される。アクセスタイ
ム遅れ検出器２２は、他方のメモリ装置のアクセスタイ
ムの遅れを検出するものであって、アクセスタイム遅れ
検出器２２の出力端は、強制リフレッシヨ要求線２１４
を介してオア回路２０６の他方の入力端に接続される。

オア回路２０６の出力端は、リフレッシュ要求線２１２
を介してメモリコントローラ２３及びリセット優先Ｒ−
Ｓ　（リセット−セット）フリップフロップ回路（以下
、単にフリップフロップ回路という。）２０８のセット
入力に接続される。メモリコントローラ２３は、オア回
路２０６からの出力信号を受けてメモリモジュール２４
のリフレッシュを行なう。フリップフロップ回路２０８
の出力端はアンド回路２０７の他方の入力端へ接続され
、アンド回路２０７の出力端はリフレッシュタイミング
初期化線２１３を介してリフレッシュタイミング発生器
２１の入力端及びフリップフロップ回路２０８のリセッ
ト入力へ接続される。ノット回路２１０及び２１１の出
力端は、それぞれアンド回路２０９の各入力端に接続さ
れ、アンド回路２０９の出力端はアクセスタイム遅れ検
出器２２の入力端へ接続される。

尚、従メモリ装置１３において、メモリモジュール３４
、メモリコントローラ３３、フリップフロップ回路３０
３，３０８　、リフレッシュタイミング発生器３１、ア
クセスタイム遅れ検出器３２、アンド回路３０７，３０
９　、ノット回路３１０，３１１　、オア回路３０６、
メモリアクセス要求線レシーバ３０１、メモリアクセス
応答線ドライバ３０２は、それぞれ、主メモリ装置１２
における、メモリモジュール２４、メモリコントローラ
２３、フリップフロップ回路２０３，２０８　、リフレ
ッシュタイミング発生器２１、アクセスタイム遅れ検出
器２２、アンド回路２０７，２０９　、ノット回路２１
０，２１１　、オア回路２０６、メモリアクセス要求線
レシーバ２０１２メモリアクセス応答線ドライバ２０２
に応答し、同一の機能を有する。尚、３１２はリフレッ
シュ要求線、３１３はリフレッシュタイミング初期化線
、３１４は強制リフレッシュ要求線である。

また、本発明の検出手段は、主メモリ装置１２と従メモ
リ装置１３にそれぞれ設けられ、主メモリ装置１２にお
ける本発明の検出手段は、ノット回路２１０，２１１と
アンド回路２０９とからなる検出部２５で構成され、従
メモリ装置１３における本発明の検出手段は、ノット回
路３１０，３１１とアンド回路３０９とからなる検出部
３５で構成される。ここで検出部２５．３５は、中央処
理装置１１や入出力制御装置１４からのメモリアクセス
に対して、それぞれ従メモリ装置１３、主メモリ装置１
２のアクセスタイムの遅れを検出するものである。

また、本発明のリフレッシュ手段は、主メモリ装置１２
と従メモリ装置１３にそれぞれ設けられ、主メモリ装置
１２における本発明のリフレッシュ手段は、アクセスタ
イム遅れ検出器２２とメモリコントローラ２３とから構
成され、従メモリ装置１３における本発明のリフレッシ
ュ手段は、アクセスタイム遅れ検出器３２とメモリコン
トローラ３３とから構成される。

また本発明の初期化手段は、主メモリ装置１２と従メモ
リ装置１３にそれぞれ設けられ、主メモリ装置１２にお
ける初期化手段は、フリップフロップ回路２０８とアン
ド回路２０７とからなる初期化部２６で構成され、従メ
モリ装置１３における初期化手段は、フリップフロップ
回路３０８とアンド回路３０７とからなる初期化部３６
で構成される。ここで初期化部２６．３６はそれぞれリ
フレッシュタイミング発生器２１．３１の初期化を行な
うものである。

次に、中央処理装置１１からのメモリアクセスに対して
、従メモリ装置１３にてリフレッシュと競合が発生し主
メモリ装置１２のアクセスタイムより従メモリ装置１３
のアクセスタイムが長い場合のリフレッシュの同期化に
ついて説明する。

尚、システムバス上での動作は、第４図、第５図で既に
説明したので、メモリ装置内での動作について以下、説
明する。

主メモリ装置１２は、メモリアクセスが終了すると、前
述したようにメモリアクセス応答線ドライバ２０２の出
力をハイレベルとするが、従メモリ装置１３にてリフレ
ッシュ動作との競合が発生したため、従メモリ装置１３
のメモリアクセスがまだ終わっておらずシステムバスの
メモリアクセス応答線５２はロウレベルのままである。

本状態では、ノット回路２１０及び２１１の各出力は共
にハイレベル（論理“ｌ“）であり、アンド回路２０９
の出力（遅れ検出信号）はハイレベル（論理“ｌ”）と
なり、アクセスタイム遅れ検出器２２によって従メモリ
装置１３のリフレッシュ競合が検出され、強制リフレッ
シュ要求線２１４へ強制リフレッシュ要求信号が出力さ
れる。この強制リフレッシュ要求信号は、メモリコント
ローラ２３及びフリップフロップ回路２０８のセット入
力へ供給される。従って、メモリコントローラ２３は、
強制リフレッシュ要求信号（ハイレベル）に基づいて強
制リフレッシュ動作を行なう。即ち、主メモリ装置１２
においてもリフレッシュ動作が行なわれる。またフリッ
プフロップ回路２０８はセットされる。このときフリッ
プフロップ回路２０８のリセット入力はロウレベルであ
るからその出力としてロウレベルに代わってハイレベル
の信号がアンド回路２０７へ供給される。よってアンド
回路２０７は、このフリップフロップ回路２０８からの
出力であるハイレベルの信号とメモリアクセス応答線５
２からのロウレベルの信号とのアンドをとり、出力とし
てロウレベル（論理“Ｏ”）の信号を弓続きリフレッシ
ュタイミング初期化線２１３を介してリフレッシュタイ
ミング発生器２１へ供給する。次に従メモリ装置１３の
メモリアクセスが終了すると、システムバスのメモリア
クセス応答線５２がロウレベル（論理“１”）に代わっ
てハイレベル（論理“Ｏ”）となるため、アンド回路２
０７の出力がハイレベル（論理“１”）となりフリップ
フロップ回路２０８をリセットすると共にリフレッシュ
タイミング発生器２１をリセットし初期化する。このと
き、従メモリ装置１３においても同様にリフレッシュタ
イミング発生器３１が初期化され、両メモリ装置間にお
いてリフレッシュ動作の同期が行なわれる。

尚、従メモリ装置１３のリフレッシュタイミング発生器
３１の初期化について簡単に説明すると、次のようであ
る。

即ち、従メモリ装置１３ではリフレッシュが行なわれ、
メモリアクセスが終了していない状態では、メモリアク
セス応答線５２に接続されたアンド回路３０７の一方の
入力端は、ロウレベルであり、フリップフロップ回路３
０８はセットされ（セット入力はハイレベル、リセット
入力はロウレベルにある。）、その出力はハイレベルで
ある。従ってアンド回路３０７の出力はロウレベル（論
理“０“）となっている。次に、従メモリ装置１３のメ
モリアクセスの終了により、メモリアクセス応答線５２
に接続されたアンド回路３０７の一方の入力端はロウレ
ベルに代わってハイレベルとなり、アンド回路３０７の
出力はハイレベル（論理”　ｌ　”　）となり、リフレ
ッシュタイミング発生器２１をリセットし初期化を行な
うと共に、フリップフロップ回路３０８をリセットしそ
の出力はロウレベルとなる。また、リフレッシュタイミ
ング発生器３１の出力がロウレベルとなり、フリップフ
ロップ回路３０８のセット入力がロウレベルとなり、フ
リップフロップ回路３０８の出力はロウレベルを維持す
る。そしてアンド回路３０７の出力はロウレベルとなり
、フリップフロップ回路３０８のリセット入力はロウレ
ベルとなり、フリップフロップ回路３０８の出力はロウ
レベルを維持し、アンド回路３０７の出力もロウレベル
のままである。

以上の説明から判かるように、リフレッシュタイミング
発生器２１及び３１をそれぞれ主メモリ装置１２及び従
メモリ装置１３に持ち、主メモリ装置１２と従メモリ装
置１３は、リフレッシュ動作との競合によるメモリアク
セスタイムの遅れを、相互に監視し、リフレッシュタイ
ミングのずれを検出、修正するようにしたので、システ
ムバス以外に専用の信号線（従来の如きリフレッシュタ
イミング通知線６など）を必要とせず、コスト安にでき
る。また、中央処理装置１１に、従来第２図のリフレッ
シュタイミング発生器７のような両メモリ装置障害の原
、因となる装置を必要としないので、信頼性に優れた計
算機システムの構築が可能となる。

本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考えられる。

（発明の効果） 上述したように本発明を用いれば、システムバス以外に
専用の信号線（従来のリフレッシュタイミング通知線６
など）を必要とせず、計算機システムをコスト安にでき
る。また本発明によれば、中央処理装置に従来のような
リフレッシュタイミング発生器７を設けず、両方のメモ
リ装置にそれぞれリフレッシュタイミング発生器を設け
たので、リフレッシュタイミング発生器の故障により両
方のメモリ装置が動作不能になることを防止でき、もっ
て柔軟性、信頼性に優れた計算機システムの構築が可能
である。

【図面の簡単な説明】

第１図は本発明に係るメモリ装置の構成図、第２図は従
来の計算機システムの一例を示す構成図、第３図は本発
明に係る計算機システムの一実施例を示す構成図、第４
図はシステムバスのメモリアクセスに関する部分の回路
図、第５図は第４図の動作を説明するための各信号線の
タイムチャートである。 １１・・・中央処理装置、１２・・・主メモリ装置、１
３・・・従メモリ装置、 ２１．３１・・・リフレッシュタイミング発生器、２２
．３２・・・アクセスタイム遅れ検出器、２３．３３・
・・メモリコントローラ、２４．３４・・・メモリモジ
ュール、 ２０７、２０９．３０７．３０９・・・アンド回路、２
０８、３０８・・・フリップフロップ回路、２１０、２
１１．３１０．３１１・・・ノット回路。

Claims (1)

1. 【特許請求の範囲】 同一のシステムバスに中央処理装置及び入出力制御装置
   と共に接続された２台のメモリ装置の同期運転制御を行
   なう２重化メモリ装置同期運転制御方式において、 前記２台のメモリ装置のそれぞれに設けられ、かつ自メ
   モリ装置が前記中央処理装置もしくは前記入出力制御装
   置からのメモリアクセスに対して応答を行なう際に、他
   方のメモリ装置のアクセスタイムの遅れを検出し遅れ検
   出信号を出力する検出手段と、 前記２台のメモリ装置のそれぞれに設けられ、かつ自メ
   モリ装置の前記検出手段の遅れ検出信号に基づき、自メ
   モリ装置にリフレッシュ動作を行なわせるリフレッシュ
   手段と、 前記２台のメモリ装置のそれぞれに設けられ、かつ前記
   メモリアクセスに対する前記他方のメモリ装置による応
   答の終了にて、自メモリ装置に設けたリフレッシュタイ
   ミング発生器の初期化を行なう初期化手段とを備えたこ
   とを特徴とする２重化メモリ装置同期運転制御方式。