JPH04329008A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH04329008A JPH04329008A JP3124507A JP12450791A JPH04329008A JP H04329008 A JPH04329008 A JP H04329008A JP 3124507 A JP3124507 A JP 3124507A JP 12450791 A JP12450791 A JP 12450791A JP H04329008 A JPH04329008 A JP H04329008A
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- JP
- Japan
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- transistor
- trs
- circuit
- transistors
- input
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- Granted
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- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、反転入力端子と非反転
入力端子に印加する電圧の差分を増幅して出力する演算
増幅器に係り、特に広い同相入力電圧範囲を実現した演
算増幅器に関するものである。
入力端子に印加する電圧の差分を増幅して出力する演算
増幅器に係り、特に広い同相入力電圧範囲を実現した演
算増幅器に関するものである。
【０００２】
【従来の技術】演算増幅器として、図２に示すように、
反転入力端子１、非反転入力端子２に第１、第２の差動
入力回路３、４を共通接続し、それら差動入力器３、４
の出力を出力回路５に各々独立して与えるものがあった
。６は出力端子である。
反転入力端子１、非反転入力端子２に第１、第２の差動
入力回路３、４を共通接続し、それら差動入力器３、４
の出力を出力回路５に各々独立して与えるものがあった
。６は出力端子である。
【０００３】第１の差動入力回路３は、差動接続のＮＰ
ＮトランジスタＱ１、Ｑ２、能動負荷としてカレントミ
ラー接続されたＰＮＰトランジスタＱ３、Ｑ４、定電流
源７から構成される。また第２の差動入力回路４は、差
動接続のＰＮＰトランジスタＱ５、Ｑ６、能動負荷とし
てカレントミラー接続されたＮＰＮトランジスタＱ７、
Ｑ８、定電流源８から構成される。更に出力回路５は、
ＰＮＰトランジスタＱ９〜Ｑ１１、ＮＰＮトランジスタ
Ｑ１２〜Ｑ１４、コンデンサＣ１〜Ｃ４、抵抗Ｒ１〜Ｒ
４から構成される。
ＮトランジスタＱ１、Ｑ２、能動負荷としてカレントミ
ラー接続されたＰＮＰトランジスタＱ３、Ｑ４、定電流
源７から構成される。また第２の差動入力回路４は、差
動接続のＰＮＰトランジスタＱ５、Ｑ６、能動負荷とし
てカレントミラー接続されたＮＰＮトランジスタＱ７、
Ｑ８、定電流源８から構成される。更に出力回路５は、
ＰＮＰトランジスタＱ９〜Ｑ１１、ＮＰＮトランジスタ
Ｑ１２〜Ｑ１４、コンデンサＣ１〜Ｃ４、抵抗Ｒ１〜Ｒ
４から構成される。
【０００４】この演算増幅器は、反転入力端子１の電圧
Ｖ１と非反転入力端子２の電圧Ｖ２が、Ｖ１＜Ｖ２のと
きは、第１の差動入力回路３によってトランジスタＱ９
のベース電位が低くなり、また第２の差動入力回路４に
よってトランジスタＱ１２のベース電位も低くなる。こ
の結果、出力端子６の電圧Ｖｏが高くなる。逆に、Ｖ１
＞Ｖ２のときは、トランジスタＱ９、トランジスタＱ１
２のベース電位が高くなって、上記と逆に出力端子６の
電圧Ｖｏが低くなる。
Ｖ１と非反転入力端子２の電圧Ｖ２が、Ｖ１＜Ｖ２のと
きは、第１の差動入力回路３によってトランジスタＱ９
のベース電位が低くなり、また第２の差動入力回路４に
よってトランジスタＱ１２のベース電位も低くなる。こ
の結果、出力端子６の電圧Ｖｏが高くなる。逆に、Ｖ１
＞Ｖ２のときは、トランジスタＱ９、トランジスタＱ１
２のベース電位が高くなって、上記と逆に出力端子６の
電圧Ｖｏが低くなる。
【０００５】
【発明が解決しようとする課題】ところが、この回路で
は、電源＋ＶＣＣと−ＶＥＥとの間に、差動入力回路を
構成するトランジスタＱ１、Ｑ２、Ｑ５、Ｑ６と共にそ
れに直列接続の定電流源７、８やカレントミラー接続ト
ランジスタＱ３、Ｑ４、Ｑ７、Ｑ８が介在するので、同
相入力範囲が狭くなる。
は、電源＋ＶＣＣと−ＶＥＥとの間に、差動入力回路を
構成するトランジスタＱ１、Ｑ２、Ｑ５、Ｑ６と共にそ
れに直列接続の定電流源７、８やカレントミラー接続ト
ランジスタＱ３、Ｑ４、Ｑ７、Ｑ８が介在するので、同
相入力範囲が狭くなる。
【０００６】例えば、反転入力端子１の側では、トラン
ジスタＱ７のコレクタ・エミッタ飽和電圧ＶＣＥ（≒０
．３ｖ）分だけ−ＶＥＥより高い電圧までしか入力でき
ず、またカレントミラー接続のトランジスタＱ３の電圧
ＶＣＥ分だけ＋ＶＣＣ分より低い電圧までしか入力でき
ない。一方、非反転入力端子２の側でも同様に、トラン
ジスタＱ８、Ｑ３で入力電圧範囲が制限を受ける。この
ように、トランジスタの飽和電圧ＶＣＥによる吸収電圧
が＋ＶＣＣ側、−ＶＥＥ側で発生するので、入力電圧範
囲が狭くなる。
ジスタＱ７のコレクタ・エミッタ飽和電圧ＶＣＥ（≒０
．３ｖ）分だけ−ＶＥＥより高い電圧までしか入力でき
ず、またカレントミラー接続のトランジスタＱ３の電圧
ＶＣＥ分だけ＋ＶＣＣ分より低い電圧までしか入力でき
ない。一方、非反転入力端子２の側でも同様に、トラン
ジスタＱ８、Ｑ３で入力電圧範囲が制限を受ける。この
ように、トランジスタの飽和電圧ＶＣＥによる吸収電圧
が＋ＶＣＣ側、−ＶＥＥ側で発生するので、入力電圧範
囲が狭くなる。
【０００７】また、第１の差動入力回路３の出力と第２
の差動入力回路４の出力が別々に出力回路５に入力する
ので、コンデンサＣ１〜Ｃ４を使用しても安定に位相補
償することが困難で、周波数帯域を広くすることも困難
であった。本発明の目的は、同相入力範囲が広く、しか
も位相補償も安定化できるようにした演算増幅器を提供
することである。
の差動入力回路４の出力が別々に出力回路５に入力する
ので、コンデンサＣ１〜Ｃ４を使用しても安定に位相補
償することが困難で、周波数帯域を広くすることも困難
であった。本発明の目的は、同相入力範囲が広く、しか
も位相補償も安定化できるようにした演算増幅器を提供
することである。
【０００８】
【課題を解決するための手段】本発明の演算増幅器は、
第１極性のトランジスタを２段接続した２組のダーリン
トン接続トランジスタ、該２組のダーリントン接続トラ
ンジスタの共通接続エミッタと第１電源との間に接続さ
れる第１電流源からなる第１入力回路と、上記第１極性
と反対の第２極性の２個のトランジスタ、該２個のトラ
ンジスタのエミッタに各別に接続したベース接地の第１
極性のトランジスタ、および該ベース接地のトランジス
タのベースと第２電源との間に接続した第２電流源から
なる第２入力回路と、上記第１入力回路のエミッタ共通
接続トランジスタのコレクタ出力と上記第２入力回路の
ベース接地のトランジスタのコレクタ出力とが加算され
るカレントミラー回路と、該カレントミラー回路に接続
される出力回路とを具備し、上記第１、第２入力回路の
各入力側トランジスタのベースを反転入力端子、非反転
入力端子に共通接続し、且つ上記第１、第２入力回路の
各入力側トランジスタのコレクタを直接第２、第１電源
に接続して構成したものである。
第１極性のトランジスタを２段接続した２組のダーリン
トン接続トランジスタ、該２組のダーリントン接続トラ
ンジスタの共通接続エミッタと第１電源との間に接続さ
れる第１電流源からなる第１入力回路と、上記第１極性
と反対の第２極性の２個のトランジスタ、該２個のトラ
ンジスタのエミッタに各別に接続したベース接地の第１
極性のトランジスタ、および該ベース接地のトランジス
タのベースと第２電源との間に接続した第２電流源から
なる第２入力回路と、上記第１入力回路のエミッタ共通
接続トランジスタのコレクタ出力と上記第２入力回路の
ベース接地のトランジスタのコレクタ出力とが加算され
るカレントミラー回路と、該カレントミラー回路に接続
される出力回路とを具備し、上記第１、第２入力回路の
各入力側トランジスタのベースを反転入力端子、非反転
入力端子に共通接続し、且つ上記第１、第２入力回路の
各入力側トランジスタのコレクタを直接第２、第１電源
に接続して構成したものである。
【０００９】
【作用】本発明では、第１、第２入力回路の入力側トラ
ンジスタのコレクタが電源に直接的に接続されるので、
同相入力電圧範囲がその電源電圧にまで拡大する。そし
て、第１、第２入力回路の出力をカレントミラー回路で
加算するで、ここで出力を共通の１個にまとめて出力回
路に送ることができ、通常の出力回路が利用できるので
、安定した位相補償が行われる。
ンジスタのコレクタが電源に直接的に接続されるので、
同相入力電圧範囲がその電源電圧にまで拡大する。そし
て、第１、第２入力回路の出力をカレントミラー回路で
加算するで、ここで出力を共通の１個にまとめて出力回
路に送ることができ、通常の出力回路が利用できるので
、安定した位相補償が行われる。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の演算増幅器の回路図である。１１は
第１入力回路であって、反転入力端子１に対してダーリ
ントン接続される１組のトランジスタＱ２１、Ｑ２２、
同様に非反転入力端子２に対してダーリントン接続され
る１組のトランジスタＱ２３、Ｑ２４、および各組のダ
ーリントン接続のトランジスタＱ２２、Ｑ２４のエミッ
タと電源＋ＶＣＣラインに接続される定電流源１２から
なる。
１はその一実施例の演算増幅器の回路図である。１１は
第１入力回路であって、反転入力端子１に対してダーリ
ントン接続される１組のトランジスタＱ２１、Ｑ２２、
同様に非反転入力端子２に対してダーリントン接続され
る１組のトランジスタＱ２３、Ｑ２４、および各組のダ
ーリントン接続のトランジスタＱ２２、Ｑ２４のエミッ
タと電源＋ＶＣＣラインに接続される定電流源１２から
なる。
【００１１】１３は第２入力回路であって、反転入力端
子１にベースが接続されるトランジスタＱ２５、非反転
入力端子２にベースが接続されるトランジスタＱ２６、
トランジスタＱ２５にエミッタが共通接続されるトラン
ジスタＱ２７、トランジスタＱ２６のエミッタにエミッ
タが接続されるトランジスタＱ２８、トランジスタＱ２
７とベース・エミッタが共通接続されるトランジスタＱ
２９、トランジスタ２８とベース・エミッタが共通接続
されるトランジスタＱ３０、トランジスタＱ２９、Ｑ３
０のベース・コレクタと電源−ＶＥＥラインとの間に接
続される定電流源１４からなる。上記トランジスタＱ２
７〜Ｑ３０はベース接地型であり、第２入力回路１３の
出力（トランジスタＱ２５、Ｑ２６のエミッタ出力）を
そのトランジスタＱ２７、Ｑ２８のコレクタ出力に変換
している。トランジスタＱ２９、Ｑ３０はトランジスタ
Ｑ２５、Ｑ２６に充分なエミッタ電流を与えるように接
続されたトランジスタである。
子１にベースが接続されるトランジスタＱ２５、非反転
入力端子２にベースが接続されるトランジスタＱ２６、
トランジスタＱ２５にエミッタが共通接続されるトラン
ジスタＱ２７、トランジスタＱ２６のエミッタにエミッ
タが接続されるトランジスタＱ２８、トランジスタＱ２
７とベース・エミッタが共通接続されるトランジスタＱ
２９、トランジスタ２８とベース・エミッタが共通接続
されるトランジスタＱ３０、トランジスタＱ２９、Ｑ３
０のベース・コレクタと電源−ＶＥＥラインとの間に接
続される定電流源１４からなる。上記トランジスタＱ２
７〜Ｑ３０はベース接地型であり、第２入力回路１３の
出力（トランジスタＱ２５、Ｑ２６のエミッタ出力）を
そのトランジスタＱ２７、Ｑ２８のコレクタ出力に変換
している。トランジスタＱ２９、Ｑ３０はトランジスタ
Ｑ２５、Ｑ２６に充分なエミッタ電流を与えるように接
続されたトランジスタである。
【００１２】１５はトランジスタＱ３１、Ｑ３２からな
るカレントミラー回路であって、上記トランジスタＱ２
２とＱ２４、及びトランジスタ２７とＱ２８の両方の能
動負荷として働く。すなわち、第１入力回路１１の出力
と第２入力回路１３の出力がこのカレントミラー回路１
５で同相加算される。そしてこのカレントミラー回路１
５からは１個の出力が取り出される。Ｒ５、Ｒ６は抵抗
である。
るカレントミラー回路であって、上記トランジスタＱ２
２とＱ２４、及びトランジスタ２７とＱ２８の両方の能
動負荷として働く。すなわち、第１入力回路１１の出力
と第２入力回路１３の出力がこのカレントミラー回路１
５で同相加算される。そしてこのカレントミラー回路１
５からは１個の出力が取り出される。Ｒ５、Ｒ６は抵抗
である。
【００１３】１６は上記カレントミラー１５の出力を受
ける通常の出力回路であって、トランジスタＱ３３〜Ｑ
３５、定電流源１７、１８、位相補償用コンデンサＣ５
、抵抗Ｒ７からなっている。
ける通常の出力回路であって、トランジスタＱ３３〜Ｑ
３５、定電流源１７、１８、位相補償用コンデンサＣ５
、抵抗Ｒ７からなっている。
【００１４】この実施例の演算増幅器では、反転入力端
子１の電圧Ｖ１が非反転入力端子２の電圧Ｖ２に対して
、Ｖ１＜Ｖ２となれば、第１入力回路１１においては、
トランジスタＱ２２のコレクタ電流がトランジスタＱ２
４のそれよりも大きくなって、トランジスタＱ３１のコ
レクタ電流が増大し、この結果トランジスタＱ３２のコ
レクタに要求される電流が増大して、その分がトランジ
スタＱ３３のエミッタ電流として供給されるので、その
エミッタ電流が増大して、トランジスタＱ３４のエミッ
タ電流、トランジスタＱ３５のコレクタ電流が減少し、
出力端子６の出力電圧Ｖｏが高くなる。
子１の電圧Ｖ１が非反転入力端子２の電圧Ｖ２に対して
、Ｖ１＜Ｖ２となれば、第１入力回路１１においては、
トランジスタＱ２２のコレクタ電流がトランジスタＱ２
４のそれよりも大きくなって、トランジスタＱ３１のコ
レクタ電流が増大し、この結果トランジスタＱ３２のコ
レクタに要求される電流が増大して、その分がトランジ
スタＱ３３のエミッタ電流として供給されるので、その
エミッタ電流が増大して、トランジスタＱ３４のエミッ
タ電流、トランジスタＱ３５のコレクタ電流が減少し、
出力端子６の出力電圧Ｖｏが高くなる。
【００１５】このとき、第２入力回路１３においては、
トランジスタ２５のエミッタ電流よりもトランジスタＱ
２６のそれが大きくなり、よって、トランジスタＱ２８
のコレクタ電流がトランジスタＱ２７のそれよりも大き
くなって、トランジスタＱ３１のコレクタ電流をより増
大させる結果となる。よって、この第２入力回路１３に
よっても、出力端子６がより高くなる。
トランジスタ２５のエミッタ電流よりもトランジスタＱ
２６のそれが大きくなり、よって、トランジスタＱ２８
のコレクタ電流がトランジスタＱ２７のそれよりも大き
くなって、トランジスタＱ３１のコレクタ電流をより増
大させる結果となる。よって、この第２入力回路１３に
よっても、出力端子６がより高くなる。
【００１６】以上のように、入力電圧がＶ１＞Ｖ２のと
きは、第１入力回路１１と第２入力回路１３が同時に働
いて、その出力がカレントミラー回路１５で加算され、
出力端子６の電圧Ｖｏを高める。
きは、第１入力回路１１と第２入力回路１３が同時に働
いて、その出力がカレントミラー回路１５で加算され、
出力端子６の電圧Ｖｏを高める。
【００１７】上記と逆に、入力電圧がＶ１＞Ｖ２となれ
ば、第１、第２入力回路１１、１３が上記と逆に働いて
その出力がカレントミラー回路１５で加算され、、出力
端子６の電圧Ｖｏが低下する。
ば、第１、第２入力回路１１、１３が上記と逆に働いて
その出力がカレントミラー回路１５で加算され、、出力
端子６の電圧Ｖｏが低下する。
【００１８】ところで、この実施例の演算増幅器では、
例えば反転入力端子１の電圧が−ＶＥＥ側に近づくと、
ある時点（トランジスタＱ２５、Ｑ２９の合計ベース・
エミッタ電圧２ＶＢＥと定電流源１４を構成するトラン
ジスタのコレクタ・エミッタ飽和電圧ＶＣＥの合計値未
満の電圧差の残す時点）でトランジスタＱ２５、トラン
ジスタＱ２７、Ｑ２９が完全にカットオフとなる。しか
し、トランジスタＱ２１、Ｑ２２にはベース電流、コレ
タク電流が流れるのでカレントミラー回路１５が働き、
反転入力端子１が例え電源電圧−ＶＥＥと同一電位にま
で低下しても、回路全体は動作を継続する。この点は、
非反転入力端子２の側においても同様である。
例えば反転入力端子１の電圧が−ＶＥＥ側に近づくと、
ある時点（トランジスタＱ２５、Ｑ２９の合計ベース・
エミッタ電圧２ＶＢＥと定電流源１４を構成するトラン
ジスタのコレクタ・エミッタ飽和電圧ＶＣＥの合計値未
満の電圧差の残す時点）でトランジスタＱ２５、トラン
ジスタＱ２７、Ｑ２９が完全にカットオフとなる。しか
し、トランジスタＱ２１、Ｑ２２にはベース電流、コレ
タク電流が流れるのでカレントミラー回路１５が働き、
反転入力端子１が例え電源電圧−ＶＥＥと同一電位にま
で低下しても、回路全体は動作を継続する。この点は、
非反転入力端子２の側においても同様である。
【００１９】また、反転力端子１が＋ＶＣＣ側に近づく
と、ある時点（トランジスタＱ２１、Ｑ２２の合計ベー
ス・エミッタ電圧２ＶＢＥと定電流源１２構成するトラ
ンジスタのコレクタ・エミッタ飽和電圧ＶＣＥの合計未
満の電圧差を残す時点）でトランジスタＱ２１、Ｑ２２
が完全にカットオフとなる。しかし、トランジスタＱ２
５にはベース電流が流れるので、トランジスタＱ２７に
はコレクタ電流が流れてカレントミラー回路１５が働き
、反転入力端子１が例え電源電圧＋ＶＣＣと同一電位に
まで上昇しても、回路全体は動作を継続する。この点は
、非反転入力端子２の側においても同様である。
と、ある時点（トランジスタＱ２１、Ｑ２２の合計ベー
ス・エミッタ電圧２ＶＢＥと定電流源１２構成するトラ
ンジスタのコレクタ・エミッタ飽和電圧ＶＣＥの合計未
満の電圧差を残す時点）でトランジスタＱ２１、Ｑ２２
が完全にカットオフとなる。しかし、トランジスタＱ２
５にはベース電流が流れるので、トランジスタＱ２７に
はコレクタ電流が流れてカレントミラー回路１５が働き
、反転入力端子１が例え電源電圧＋ＶＣＣと同一電位に
まで上昇しても、回路全体は動作を継続する。この点は
、非反転入力端子２の側においても同様である。
【００２０】以上のように本実施例の演算増幅器では、
入力端子１、２に印加する入力電圧が電源電圧の＋ＶＣ
Ｃ〜−ＶＥＥの範囲の電圧まで正常に動作する。つまり
、同相入力範囲が広くなるのである。
入力端子１、２に印加する入力電圧が電源電圧の＋ＶＣ
Ｃ〜−ＶＥＥの範囲の電圧まで正常に動作する。つまり
、同相入力範囲が広くなるのである。
【００２１】また、第１入力回路１１、第２入力回路１
３のコレクタをカレントミラー回路１５において同相的
に加算しているので、その出力をシングルエンドとする
ことが可能となり、通常の回路構成の出力回路１６を使
用でき、位相補償を安定して実現できる。
３のコレクタをカレントミラー回路１５において同相的
に加算しているので、その出力をシングルエンドとする
ことが可能となり、通常の回路構成の出力回路１６を使
用でき、位相補償を安定して実現できる。
【００２２】なお、上記実施例において、定電流源１２
、１４、１７、１８は抵抗に置き換えることができる。 また、ＰＮＰトランジスタとＮＰＮトランジスタを入れ
換え、電源＋ＶＣＣ、−ＶＥＥを逆にして、同様に構成
することもできる。
、１４、１７、１８は抵抗に置き換えることができる。 また、ＰＮＰトランジスタとＮＰＮトランジスタを入れ
換え、電源＋ＶＣＣ、−ＶＥＥを逆にして、同様に構成
することもできる。
【発明の効果】以上から本発明によれば、電源電圧範囲
いっぱいに入力電圧を印加して正常に動作させることが
できるのて、同相入力範囲が大幅に拡大される。また入
力回路の出力がシングルエンドとなるので出力回路に通
常の出力回路を使用することでき、これにより安定に位
相補償をかけることができて、帯域を狭めることなく、
安定動作する演算増幅器を実現できるという利点がある
。
いっぱいに入力電圧を印加して正常に動作させることが
できるのて、同相入力範囲が大幅に拡大される。また入
力回路の出力がシングルエンドとなるので出力回路に通
常の出力回路を使用することでき、これにより安定に位
相補償をかけることができて、帯域を狭めることなく、
安定動作する演算増幅器を実現できるという利点がある
。
【図１】 本発明の一実施例の演算増幅器の回路
図である。
図である。
【図２】 従来の演算増幅器の回路図である。
１：反転入力端子、２：非反転入力端子、６：出力端子
、１１：第１入力回路、１２：定電流回路、１３：第２
入力回路、１４：定電流回路、１５：カレントミラー回
路、１６：出力回路。
、１１：第１入力回路、１２：定電流回路、１３：第２
入力回路、１４：定電流回路、１５：カレントミラー回
路、１６：出力回路。
Claims (1)
- 【請求項１】 第１極性のトランジスタを２段接続し
た２組のダーリントン接続トランジスタ、該２組のダー
リントン接続トランジスタの共通接続エミッタと第１電
源との間に接続される第１電流源からなる第１入力回路
と、上記第１極性と反対の第２極性の２個のトランジス
タ、該２個のトランジスタのエミッタに各別に接続した
ベース接地の第１極性のトランジスタ、および該ベース
接地のトランジスタのベースと第２電源との間に接続し
た第２電流源からなる第２入力回路と、上記第１入力回
路のエミッタ共通接続トランジスタのコレクタ出力と上
記第２入力回路のベース接地のトランジスタのコレクタ
出力とが加算されるカレントミラー回路と、該カレント
ミラー回路に接続される出力回路とを具備し、上記第１
、第２入力回路の各入力側トランジスタのベースを反転
入力端子、非反転入力端子に共通接続し、且つ上記第１
、第２入力回路の各入力側トランジスタのコレクタを直
接第２、第１電源に接続したことを特徴とする差動増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03124507A JP3141892B2 (ja) | 1991-04-30 | 1991-04-30 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03124507A JP3141892B2 (ja) | 1991-04-30 | 1991-04-30 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329008A true JPH04329008A (ja) | 1992-11-17 |
| JP3141892B2 JP3141892B2 (ja) | 2001-03-07 |
Family
ID=14887202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03124507A Expired - Fee Related JP3141892B2 (ja) | 1991-04-30 | 1991-04-30 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141892B2 (ja) |
-
1991
- 1991-04-30 JP JP03124507A patent/JP3141892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3141892B2 (ja) | 2001-03-07 |
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