JPH04326828A - 通信システムにおける半二重／単信インタフェース用制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ通信、より詳し
くは光ファイバを用いた半二重システムと光ファイバを
用いた単信システムとの間のインタフェースを制御する
ための回路に関する。

【０００２】

【従来の技術およびその課題】公知の形式のデータ通信
システムは、多数の端末を支援できる制御装置にデータ
端末を接続するために、通常は同軸ケーブルである単一
の電導体を使用する。このシステムのもっとも普通の形
式は半二重システムである。半二重システムは、データ
が所与の時点にケーブルの一方向でのみ転送できるシス
テムである。すなわち、データは、ケーブルの両方向で
同時に転送できない。

【０００３】従来、制御装置はデータを端末に伝送し、
その端末がそのデータを受信したということを指示する
応答を待つ。一定時間内に応答がまったく受信されなけ
れば、制御装置はそのデータが受信されなかったとみな
し、適切な動作をとる。例えば、制御装置がそのデータ
を再転送することもあれば、システム操作員にエラーメ
ッセージを送ることもある。

【０００４】制御装置が端末とのすべての通信を開始し
てからは、所与の時点で制御装置または端末だけが伝送
していなければならない。制御装置によって伝送された
データと端末によって伝送されたデータとの間にケーブ
ル上で衝突があってはならない。

【０００５】制御装置は必要に応じてデータ転送を開始
するので、半二重回線が不活性すなわちアイドル状態に
ある時間がある。制御装置または端末のいずれかの受信
回路は、そうしたアイドル期間にはアイドル状態に入る
であろう。受信回路を再初期化するために、プリアンブ
ル（実際のデータに先行する一連の信号）が従来使用さ
れている。プリアンブルは受信クロックをリセットし、
データ自体の始まりを区切る。実際のデータの後に続く
別の一連の信号であるポストアンブルは、メッセージの
終わりを区切るために使用されている。

【０００６】ある種の状況では、上述の形式の半二重シ
ステムを単信システムに接続することが望ましい。単信
システムは伝送データおよび受信データを搬送するため
に個別の導体を使用するシステムである。通常、データ
は、個別の導体により同時に送受信できる。

【０００７】半二重／単信インタフェースに関する一つ
の問題は、単信送信回路および単信受信回路が、半二重
回線コネクタで共通の電気接続を有していることである
。この共通の電気接続を通じて受信単信信号が単信送信
回路に戻る、すなわち「エコーを起こす」のを防ぐため
の手段が備えられなければならない。

【０００８】半二重および単信システムが同一の媒体を
使用している場合には、このようなエコーの発生を防止
するために使用できる構成要素がある。電導体を用いる
システムでは、ハイブリッドトランスフォーマとして知
られる装置が、受信単信データを半二重ケーブルには供
給させ、ローカルの単信送信回路には供給されないよう
にすることができる。光ファイバが使用される場合には
、データを半二重ファイバには転送させ、ローカルの単
信光送信回路には転送させないために、ビームスプリッ
タが使用できる。

【０００９】これらの解決策はいずれも、ハイブリッド
システム、すなわち、光単信システムにインタフェース
された電気的半二重システムでは使用できない。

【００１０】電気的半二重動作用に設計された端末制御
装置が、二重の送受信光ファイバを有する高速光バスに
接続されたハイブリッド環境が存在するかもしれない。 この光バスは、遠隔ホストプロセッサへのシリアルチャ
ネルとして、または、支援された端末への確実な高速リ
ンクとして使用できよう。

【００１１】本発明の譲受人に譲渡された米国特許第４
，２８８，８６９号は、電気的半二重／光単信インタフ
ェースにおけるエコーの問題に関する。同特許によれば
、受信された単信信号は、そのそれぞれが異なる量だけ
信号を遅延させる３の並列経路に供給される。半二重シ
ステムは中間の遅延量を導く経路に接続されている。 ３の経路は入力を単一のＮＡＮＤゲートに供給し、その
出力は単信伝送ファイバ用ドライバに供給される。受信
単信信号に異なる遅延量を導入することで、その信号が
単信送信回路に通過するのを防ぐ。

【００１２】同特許により提起された解決策は、光受信
回路が相当期間にわたって公称上一定のままである光レ
ベルについて正しく動作するような光システムでは良好
に作用する。残念ながら、こうした受信回路は通常、供
給された光信号の変化に対して低感度であり、長距離の
光バスでは効果的に使用できない。

【００１３】敏感な光受信回路は、公称上一定の光信号
が長時間受信された場合、ノイズ信号を発する。このノ
イズは、参照特許に示した回路の適正な機能を妨害する
。さらに、より短期間においても、敏感な受信回路の内
部サンプリングレベルは、極めてばらつきがあるので、
以降の光ビットが正しく電気的ビットに変換されない結
果となる。

【００１４】上述の問題を回避するために、敏感な光受
信回路を備えた単信システムが、データが伝送されてい
ない時には連続的なアイドル信号（例えば、１の繰り返
し）を送信する。このようなアイドル信号は従来、キー
プアライブ信号と呼ばれている。

【００１５】ハイブリッドシステムでは、連続的なアイ
ドル信号は、一方向へ流れているアイドル信号が反対方
向に流れているデータと衝突することになるので、問題
を生じ得る。

【００１６】

【課題を解決するための手段】本発明は、キープアライ
ブ源によって生成されたキープアライブ信号が、半二重
回線と単信回線との間のインタフェースで使用できるよ
うにするための制御回路に関する。

【００１７】本制御回路は、受信用単信回線および半二
重回線と並列で接続された受信制御論理回路を含む。こ
の回路は、受信信号の既定のビットパターンの検出時に
２の制御信号のうちの一方を生成する。ゲート手段がそ
の第一の制御信号に応答し、半二重回線と送信用単信回
線との間の第二の接続を妨げる一方、受信用単信回線と
半二重回線との間で第一の接続を設定する。このゲート
手段は、第二の制御信号に応答し、部分的に第二の接続
を設定する一方、第一の接続を切断する。

【００１８】本制御回路はさらに、半二重回線および送
信用単信回線と並列で接続された送信制御論理回路を含
む。送信制御回路は、第３または第４の制御信号のいず
れかを生成することにより、受信された半二重データの
既定のビットパターンに応答する。別のゲート手段がそ
の第３の制御信号に応答し、半二重回線と送信用単信回
線との間の接続を確立する。このゲート手段は、第４の
制御信号に応答し、送信用単信回線でキープアライブ信
号源の出力をゲートする一方、半二重回線からの接続を
開放する。

【００１９】

【実施例】図１は、半二重電気的回線１２によって表現
された半二重システムと、受信用光ファイバ１４および
送信用光ファイバ１６によって表現された単信光システ
ムとのインタフェースを行う制御回路１０のブロック図
である。通常、半二重回線１２は、同軸ケーブルである
。

【００２０】制御回路１０は、半二重回線１２または受
信用単信ファイバ１４のいずれかから受信されたデータ
を、そのデータが衝突またはエコーを生じずにインタフ
ェースを通じて経路指定されるようにするために制御す
る一般機能を実行する。

【００２１】単信ファイバ１４で受信されたデータは、
光信号をその電気的アナログ信号に変換する光受信器１
８に供給される。光受信器１８の出力は、以下で詳述す
る受信制御回路２０および、遅延回路２２の両者に供給
される。好ましくは従来通りである遅延回路２２は、受
信信号を既定量だけ遅延させる。以下に説明するマンチ
ェスターコード化信号の場合、遅延量は、１ビット時間
または２ビットセルの１／２である。

【００２２】遅延回路２２の出力は、セルレートの２倍
であるビットレート周波数を有するクロック信号を付与
する従来のクロック回路２４に供給される。生成された
クロック信号および遅延回路２２の出力は、両者とも電
気的ドライバ回路２６に供給され、その出力は、共通接
点２８で半二重回線１２に接続されている。

【００２３】受信制御回路２０は、ドライバ回路２６お
よびインバータ３０に付加的な入力を供給する。受信制
御回路２０の一般機能は、ドライバ回路２６またはＡＮ
Ｄゲート３２のいずれかを使用可能にすることである。 回路２０の出力の信号レベルがドライバ回路２６を使用
可能にするものであれば、インバータ３０の出力に出る
反転信号はＡＮＤゲート３２を使用禁止にさせる。逆に
、回路２０の出力がドライバ回路２６を使用禁止にした
場合、インバータ３０によって生成された反転信号はＡ
ＮＤゲート３２を少なくとも部分的に使用可能にさせる
。

【００２４】データが単信ファイバ１４で受信されてい
る時、インタフェース回路は、上述のように、ドライバ
回路２６、共通接点２８および電気的受信回路３４を含
むデータ経路を通じて、そのデータが送信用単信ファイ
バ１６とエコーを生じないように防止する。

【００２５】半二重回線１２から受信されたデータは、
常に、電気的受信回路３４を介してＡＮＤゲート３２に
供給される。ＡＮＤゲート３２がインバータ３０の出力
によってすでに部分的に使用可能となっている場合は、
受信された半二重データは、送信制御回路３６および１
ビット遅延回路３８に転送される。送信制御回路３６は
ＡＮＤゲート４０および４４に接続されている。両論理
レベル信号は、送信制御回路３６によりこれらのゲート
に供給される。すなわち、ハイレベルまたは使用可能信
号がＡＮＤゲート４０に供給された場合、ローレベルま
たは使用禁止信号が同時にＡＮＤゲート４４に供給され
る。逆に、ＡＮＤゲート４４が送信制御回路３６から使
用可能信号を受信した場合、ＡＮＤゲート４０は同時に
使用禁止信号を受信する。

【００２６】キープアライブ発振器４６は、好ましくは
通常のセルレートで発生する一連のマンチェスターコー
ド化「１」信号である、キープアライブ信号を連続的に
生成する。キープアライブ発振器４６の出力は、送信制
御回路３６によって供給された信号の状態に完全に依存
して、ＡＮＤゲート４４により妨げられるかまたは通過
させられる。ＡＮＤゲート４０および４４は、送信用単
信ファイバ１６のドライバ回路４８への入力で共通接続
を有する。フィードバックループ９４は、後述の理由で
、転送制御回路３６への入力への点４２を接続している
。

【００２７】送信制御回路３６の基本機能は、遅延回路
３８の出力に出るいずれかの信号を妨げながら、（発振
器４６からの）キープアライブ信号をドライバ回路３８
へゲートさせることか、または、逆に、半二重回線１２
からのデータ信号を転送しながら、キープアライブ信号
を妨げるかのいずれかである。

【００２８】これまで、マンチェスターコード化につい
て何度か言及してきた。図２によってマンチェスターコ
ードについて説明する。従来のマンチェスターコードは
、各２進信号（２進値１または２進値０）が、セルの中
央で遷移を伴う２の信号レベルを有する２ビットセルで
コード化されることを必要とする。遷移はセルの境界で
生じることもあればそうでないこともある。

【００２９】２進信号の値は、遷移の向きによって決定
される。２進値１は、立ち下がり中央遷移を有するセル
により表現されよう。セル５０，５２，５４および５６
が有効な２進値１信号の例である。逆に、２進値０は、
立ち上がり中央遷移を有するセルにより表現されよう。 セル５８および６０が有効な２進値０信号の例である。

【００３０】中央遷移が常に有効な２進値１または２進
値０について要求されるので、中央遷移の欠如はマンチ
ェスターコード化規則の違反を表すことになる。コード
の違反は、信号レベルがセルのハイレベルであるかロー
レベルであるかによって、１の違反または０の違反とし
て識別される。セル６２は０のコードの違反を示してい
る。セル６４は１のコードの違反を示す。コードの違反
は、データの始まりおよび終わり付けるために使用する
ことができ、プリアンブルおよびポストアンブルのビッ
トパターンとして使用されている。

【００３１】図３は、受信制御論理回路２０の略図であ
る。光受信器１８（図１に示した）からの出力信号は、
４段シフトレジスタ６６およびビットレートクロック回
路６８の両者に供給される。クロック回路は、受信され
たセルの各ビットがシフトレジスタ６６でクロックされ
るようにする。

【００３２】シフトレジスタ６６は、その４段のそれぞ
れから一つずつ出ている４の出力を有する。この４出力
は、排他的論理和回路７０に並列接続されており、回路
の出力は双安定ラッチ７６のリセット入力に接続されて
いる。第１および第２段からの出力は、ＡＮＤゲート７
４に直接接続されているが、第３段からの出力は、イン
バータ７２を介して同ＡＮＤゲートに接続されている。

【００３３】上述の各構成要素は、データ伝送の開始ま
たは終了を識別し、ラッチ７６を正しい状態にさせるた
めに既定のビットパターンに応答する。図５は、データ
１単位の受信において光受信器１８の出力に生じると予
想できるビットストリームを例示している。

【００３４】同図によれば、光受信器は、初めに、光受
信器１８につながる光ファイバの反対端の回路でキープ
アライブ発振器によって生成された２進値１信号の列を
受信する。ビットストリームの区分１１０で指示された
列は、不定長のものである。

【００３５】所与の時点において、２進値１信号の列の
４連続ビットは、シフトレジスタ６６に格納される。連
続段に格納されたこれらの信号は、レベルが交番してい
る。例えば、第１および第３段がハイレベルのビットを
格納している場合、第２および第４段は同時にローレベ
ルのビットを格納している。

【００３６】このシフトレジスタの各段がアイドル信号
の受信中は異なる論理レベル信号を格納しているので、
排他的論理和回路７０は状態を変更しない。また、シフ
トレジスタの第１および第３段はアイドル信号がレジス
タを通じてクロックされている時に同一レベルにあるの
で、ＡＮＤゲート７４の出力はアイドル信号が受信中の
時は常にローレベルのままである。

【００３７】ＡＮＤゲート７４も排他的論理和回路７０
のいずれも、通常のアイドル信号によってはハイレベル
にされることはできないので、ラッチ７６はアイドル信
号があっても影響を受けない。ラッチ７６は、後述の理
由により、アイドル信号が受信されると同時にリセット
状態になり、その出力線７８にローレベル信号を生じる
。

【００３８】データ伝送の開始を指示するために、光フ
ァイバの反対端の送信器は、ビットストリーム中に故意
的な３ビットのマンチェスターコードの違反を挿入する
。区分１１２で指示されたこの挿入されたコードの違反
は、００１のビットパターンである。

【００３９】この００１のビットパターンがシフトレジ
スタ６６の１から３の段にクロックされると、ＡＮＤゲ
ート７４への３入力すべても同時にハイレベルになり、
その結果、ＡＮＤゲートはハイレベル出力信号をラッチ
７６のＳすなわちＳＥＴ入力に供給する。ラッチ７６は
、線７８にハイレベル出力を生成して応答する。

【００４０】暫時図１に言及すれば、線７８のそのハイ
レベル信号は、電気的ドライバ回路２６を使用可能にす
ることにより半二重回線１２と受信用単信ファイバ１４
との間の接続を閉じる。ハイレベル信号は同時に、イン
バータ３０がハイレベル出力をローレベル、すなわちＡ
ＮＤゲート３２への使用禁止入力にするので、送信用単
信ファイバ１６を半二重回線１２から絶縁する。従って
、以降ファイバ１４で受信されるデータは、ファイバ１
６への共通接続２８を通じてエコーを生じることはでき
ない。

【００４１】区分１１４で受信されたデータは、遅延回
路２２での１ビットの遅延後、ドライバ２６を介して半
二重回線１２に転送される。区分１１４で受信されたデ
ータは、初めにラッチ７６を設定させたものと同一の０
０１のビットパターンを有効に含んでいるかもしれない
。しかしそれは、００１のビットパターンの各発生はラ
ッチ７６をすでにその状態にある同一のＳＥＴ状態にし
ようとするだけなので、問題を生じることはない。

【００４２】データの後には同一レベルの４連続ビット
から成るポストアンブル１１６が続く。それらのビット
は、最後のデータビットがハイレベルで終わったかまた
はローレベルで終わったかに応じて、００００または１
１１１のビットパターンである。同一レベルの４連続ビ
ットがレジスタ６６にクロックされると、排他的論理和
回路７０は、ハイレベル出力を生成する。論理和回路７
０からのハイレベル出力は、線７８にローレベル信号を
供給するようにラッチ７６をリセットする。

【００４３】再び暫時図１に言及すれば、線７８のロー
レベル信号は、ドライバ回路２６を使用禁止にし、ＡＮ
Ｄゲート３２を部分的に使用可能にし、それにより半二
重回線１２と単信ファイバ１６との間の部分的な接続を
設定する。

【００４４】従来、半二重回線１２は、データ伝送の間
、完全にアイドル状態にある。すなわち、回線１２では
いかなる連続的またはキープアライブ信号も搬送されな
い。可能なデータ伝送の開始を検出するために、２段シ
フトレジスタ８０、高速クロック８２、インバータ８４
およびＡＮＤゲート８６によってエッジ検出器が形成さ
れている。

【００４５】半二重回線１２の信号レベルは、ＡＮＤゲ
ート３２を介してシフトレジスタ８０のデータ入力に転
送される。高速クロック８２は、その信号レベルを頻繁
にサンプリングする。立ち上がり遷移が生じると、０レ
ベル信号がシフトレジスタ８０の第２段にロードされ、
同時に、１レベル信号が第１段にロードされる。ＡＮＤ
ゲート８６は、レジスタ８０からの反転された第２段の
出力および直接の第１段の出力によって駆動され、その
結果、半二重回線１２から受信された信号に立ち上がり
遷移が生じると、ハイレベルの出力信号を生成する。

【００４６】ＡＮＤゲート８６からのハイレベル出力信
号は、ラッチ８８を設定し、ラッチのＱ出力をハイレベ
ルにさせる。ラッチ８８のこの出力は、ＡＮＤゲートの
１入力に直接、また、同ＡＮＤゲートの第２の入力に１
ビット遅延回路９２を介して間接的に供給される。

【００４７】１ビット遅延回路９２は、ＡＮＤゲート９
０の出力が、ラッチ８６が設定された後１ビットの期間
ハイレベルになるのを防止する。暫時図１に言及すれば
、半二重回線１２と送信用単信ファイバ１６との間で伝
送されるデータも遅延回路３８によって１ビット分遅延
されることに留意されたい。ＡＮＤゲート９０をトリガ
する際の１ビットの遅延は、ＡＮＤゲート４０を部分的
に使用可能にする際に対応する遅延を生じ、それにより
ＡＮＤゲート４０は主データ経路でデータの最初の着信
と同時にＡＮＤゲート９０によって部分的に使用可能と
なる。

【００４８】ＡＮＤゲート４０は、半二重回線１２から
データが供給されている間は使用可能のままである。デ
ータが終わると、回線１２は公称上一定の状態になり、
出ているものをＡＮＤゲート４０の出力のハーフビット
１またはハーフビット０の列にさせる。電圧源４１およ
びレジスタ４３から成るプルアップ回路は、データが存
在しない場合、点４２にハイ論理レベルでバイアスをか
ける。

【００４９】ＡＮＤゲート４０の出力に出るデータは、
線９４により、ビットレートクロック９６および４段シ
フトレジスタ９８の両者にフィードバックされる。同値
（１または０）の４連続ハーフビットがシフトレジスタ
９８にけた送りされると、排他的論理和回路９８の出力
はハイレベルにされ、ラッチ８８をリセットする。

【００５０】ラッチ８８がリセット状態に入ると、その
Ｑ出力の結果として得られるローレベル信号は、ＡＮＤ
ゲート９０の出力をローレベルにさせる。逆に、ＡＮＤ
ゲート９０からのローレベル出力はＡＮＤゲート４０（
図１）を使用禁止にし、半二重回線１２から送信用単信
ファイバ１６へのデータ経路を開く。

【００５１】ラッチ８８がリセットすると、当然、反転
Ｑ出力はハイレベルになる。この出力は、ＡＮＤゲート
４４（図１）を使用可能にし、ただちに、単信ファイバ
１６の発振器４６によって生成されたキープアライブ信
号をゲートし始める。キープアライブ信号は、半二重回
線１２から受信されている新しいデータ単位を示す、Ａ
ＮＤゲート３２からの出力に送信制御回路３６が次の立
ち上がり遷移を検出するまで、ファイバ１６でゲートさ
れ続ける。上述のように、回路３６は、検出された遷移
に応答し、データ経路のＡＮＤゲート４０を使用可能に
し、キープアライブ発振器４６からの出力経路のＡＮＤ
ゲート４４を使用禁止にする。

【図面の簡単な説明】

【図１】本発明に従って構成された半二重／単信インタ
フェース制御回路のブロック図。

【図２】マンチェスターコード化を説明するために使用
されたビットストリームの説明図。

【図３】インタフェース制御回路の送信制御回路部の略
図。

【図４】インタフェース制御回路の受信制御回路部の略
図。

【図５】本発明に従って処理される、プリアンブル、デ
ータフィールドおよびポストアンブルを含むビットスト
リームの説明図。

【符号の説明】

１８　　光受信器 ２０　　受信制御装置 ２２，３８　　１ビット遅延回路 ２４　　ビットレートクロック ２６　　ドライバ ３４　　受信器 ３０　　インバータ ３２，４０，４４　　ＡＮＤゲート ３６　　送信制御回路 ４６　　キープアライブ発振器 ４８　　光ドライバ

Claims (5)

【特許請求の範囲】
1. 【請求項１】半二重回線と一対の単信回線との間でイン
   タフェースを行うための半二重／単信制御回路であり、
   前記単信回線の一方は半二重回線から選択的に転送され
   たデータを送信するために使用され、前記単信回線の他
   方は半二重回線へ選択的に転送されるデータを受信する
   ために使用される、前記制御回路であって、受信用単信
   回線および半二重回線と並列に接続された受信制御論理
   回路であり、当該データの第１のパターンの検出時に第
   １の受信制御信号を、また、当該データの第２または第
   ３のパターンの検出時に第２の受信制御信号を生成する
   ために受信された単信データに応答する前記受信制御論
   理回路と、受信された単信データの送信用単信回線への
   転送を禁止する一方、受信された単信データの半二重回
   線への転送を使用可能にするために第１の受信制御信号
   に応答するゲート手段であり、また、受信された半二重
   データの転送を使用可能にする一方、受信された単信デ
   ータの転送を禁止するために第２の受信制御信号に応答
   する前記ゲート手段と、キープアライブ信号源と、半二
   重回線および送信用単信回線と並列に接続された送信制
   御論理回路であり、当該データの第４のパターンの検出
   時に第１の送信制御信号を、また、当該データの第２ま
   たは第３のパターンの検出時に第２の送信制御信号を生
   成するために半二重回線で受信されたデータに応答する
   前記送信制御論理回路と、受信された半二重データの送
   信用単信回線への転送を使用可能にするために第１の送
   信制御信号に応答するゲート手段であり、また、キープ
   アライブ信号源を送信用単信回線に接続する一方、受信
   された半二重データの転送を禁止するために第２の送信
   制御信号に応答する前記ゲート手段とを含むことを特徴
   とする半二重／単信制御回路。
2. 【請求項２】半二重回線と一対の単信回線との間でイン
   タフェースを行うための半二重／単信制御回路であって
   、半二重回線と第２の単信回線との間でいずれの接続も
   妨げながら、当該データを半二重回線に転送するために
   単信回線の第１の線で受信されたデータの第１のパター
   ンに応答する第１の制御回路であり、前記第１のパター
   ンは最大３ビットの長さであり、前記第１の制御回路は
   また、半二重回線と第２の単信回線との間の接続を使用
   可能にする一方、半二重回線と第１の単信回線との間の
   いずれの接続も妨げるために当該データの第２および第
   ３のパターンに応答する前記第１の制御回路と、半二重
   回線と第２の単信回線との間の接続を使用可能にするた
   めに半二重回線で受信されたデータの第４のパターンに
   応答する第２の制御回路であり、前記第４のパターンは
   最大２ビットの長さであり、前記第２の制御回路はまた
   、半二重回線と第２の単信回線との間のいずれの接続も
   妨げるために、当該データの第２および第３のパターン
   に応答する前記第２の制御回路とを含むことを特徴とす
   る半二重／単信制御回路。
3. 【請求項３】請求項２記載の半二重／単信制御回路であ
   って、さらに、キープアライブ信号源および、前記キー
   プアライブ信号源の第２の単信回線への出力のゲート動
   作を行うために第２の制御回路による第２および第３の
   パターンの検出に応答する手段を含むことを特徴とする
   半二重／単信制御回路。
4. 【請求項４】請求項３記載の半二重／単信制御回路であ
   って、さらに、半二重データが第２の単信回線に導入可
   能となる前にキープアライブ信号の出力を妨げることに
   より半二重データの第４のパターンに第２の制御回路タ
   イミングが応答できるようにするために半二重データを
   遅延させるための半二重回線および第２の単信回線と直
   列である遅延回路を含むことを特徴とする半二重／単信
   制御回路。
5. 【請求項５】請求項４記載の半二重／単信制御回路であ
   って、さらに、単信データが半二重回線に導入可能とな
   る前に第２の単信回線と半二重回線との間の接続を妨げ
   ることにより単信データの第１のパターンに第１の制御
   回路タイミングが応答できるようにするために単信デー
   タを遅延させるための半二重回線および第１の単信回線
   と直列である遅延回路を含むことを特徴とする半二重／
   単信制御回路。