JPH04316143A - ポータブルコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はポータブルコンピュー
タ（パーソナルコンピュータ）に関し、特に増設メモリ
を接続するための複数の接続ポートを備えたポータブル
コンピュータに関する。

【０００２】

【従来の技術】近年、携行が容易でバッテリィにより動
作可能なラップトップタイプのパーソナルコンピュータ
が種々開発されている。この種のパーソナルコンピュー
タにおいては、コンピュータ本体に内蔵されている標準
メモリの容量を増やすために、メモリを増設するための
増設スロットを本体に装備しているものが多い。

【０００３】また、その増設用のメモリ（増設メモリ）
にもいろいろな種類があり、記憶容量だけでなく、アク
セススピードもそれぞれ違っている。このアクセススピ
ードは、増設メモリを構成する半導体メモリチップの特
性等によって異なるものである。

【０００４】最近では、ラップトップタイプのパーソナ
ルコンピュータにおいても、その高機能化の目的で、メ
モリ容量の大容量化が要求されている。このため、今後
、コンピュータ本体に装備される増設用スロットの数の
増加や、増設メモリの種類の増加が予想される。

【０００５】この場合、いろいろなアクセススピードを
持つ増設メモリがコンピュータ本体に増設されて使用さ
れると、その増設の仕方によっては、増設メモリに対す
るメモリアクセスの効率が全体として低下される問題が
引き起こされる。

【０００６】なぜなら、通常、増設メモリが装着された
パーソナルコンピュータでは、それら増設メモリの中で
より低いアドレスが割り当てられている増設メモリから
使用される可能性が高いので、低いアドレスが割り当て
られる増設用スロットにアクセススピードの遅い増設メ
モリが装着されると、そのスピードの遅い増設メモリに
対するアクセスが頻繁に実行されることになるためであ
る。

【０００７】したがって、従来では、増設メモリを使用
したデータ処理効率がその増設メモリの増設の仕方によ
って大きく異なり、その増設の仕方によっては、増設メ
モリに対するメモリアクセスの効率が低下される欠点が
あった。

【０００８】

【発明が解決しようとする課題】従来では、増設メモリ
を使用したデータ処理効率がその増設メモリの増設の仕
方によって大きく異なり、その増設の仕方によっては、
増設メモリに対するメモリアクセスの効率が低下される
欠点があった。

【０００９】この発明はこのような点に鑑みてなされた
もので、増設メモリの速度順にメモリアドレスを自動的
にマッピングできるようにして、増設メモリの増設の仕
方によらずに十分に効率良いメモリアクセスを実現でき
るパーソナルコンピュータを提供することを目的とする
。

【００１０】

【課題を解決するための手段および作用】この発明によ
るポータブルコンピュータは、コンピュータ本体と、前
記コンピュータのメモリ容量を増設するための増設メモ
リと、前記コンピュータ本体に前記増設メモリを着脱可
能とする複数の接続ポートと、前記増設メモリの入出力
アクセス速度を判定する手段と、高速の入出力アクセス
可能な増設メモリから低速の入出力アクセス可能な増設
メモリの順に論理的な連続したメモリアドレスが順次割
り当てられるように、前記アクセス速度の判定結果に基
づいて前記複数の増設メモリへのアドレス割り当てを行
なう手段とを具備することを特徴とする。

【００１１】このポータブルコンピュータにおいては、
複数の増設メモリのアクセス速度がそれぞれ判定され、
その判定結果に基づいて増設メモリへのアドレス割り当
てが実行される。このアドレス割り当てにおいては、高
速の増設メモリから低速の増設メモリの順で連続したメ
モリアドレスが順次割り当てられる。したがって、増設
メモリの速度順にメモリアドレスを自動的にマッピング
できるようになり、増設メモリの増設の仕方によらずに
十分に効率良いメモリアクセスを実現できるようになる
。

【００１２】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１３】図１はこの発明の一実施例によるポータブ
ルコンピュータ（パーソナルコンピュータ）の構成を示
すブロック図である。

【００１４】図１に於いて、１０Ａはシステムバスであ
り、１０Ｂは内部バスである。１１乃至３０はそれぞれ
システムバス１０Ａに接続される構成要素（コンポーネ
ント）である。これらコンポーネントのうち、１１はシ
ステム全体の制御を司るＣＰＵ（メインＣＰＵ）であり
、ここでは電源オン時に於いてＢＩＯＳーＲＯＭ１２を
アクセスし、増設ＲＡＭ４０−１〜４０−ｎの速度順に
メモリアドレスをマッピングするための初期設定ルーチ
ンを実行する。

【００１５】１２は固定プログラム等が格納されるＢＩ
ＯＳーＲＯＭであり、ここでは初期化処理プログラム内
に図６に示すような処理を実行するための処理ルーチン
を含む。

【００１６】１３は処理対象となるプログラム、データ
等が格納される主メモリを構成するＲＡＭであり、１４
はダイレクトメモリアクセス制御を行なうＤＭＡコント
ローラ（ＤＭＡＣ；Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃ
ｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ　）である。

【００１７】１５はメモリリフレッシュのためのリフレ
ッシュ信号を生成するリフレッシュ信号生成回路（ＲＳ
Ｇ）であり、リフレッシュ制御レジスタ（ＲＦＲ）のコ
ントロールビットの内容に従い、システムバス１０Ａ、
又は内部バス１０Ｂに、選択的にメモリリフレッシュ信
号を出力する。

【００１８】１６はプログラムにより設定可能なインタ
ーバルタイマ（ＰＩＴ；Ｐｒｏｇｒａｍｍａｂｌｅ　Ｉ
ｎｔｅｒｖａｌ　Ｔｉｍｅｒ　）であり、ここではプロ
グラムにより設定可能な割込みコントローラ（ＰＩＣ；
Ｐｒｏｇｒａｍｍａｂｌｅ　Ｉｎｔｅｒｒｕｐｔ　Ｃｏ
ｎｔｒｏｌｌｅｒ　）を含む構成とする。１７は独自の
動作用電池をもつ時計モジュール（ＲＴＣ；Ｒｅａｌ−
Ｔｉｍｅ　Ｃｌｏｃｋ　）であり、日付、時間情報の他
に、システム制御情報等の常に保存しておく必要のある
情報を記憶している。

【００１９】１８は本体に装備された増設用スロット４
１−１〜４１−ｎに実装される増設ＲＡＭ４０−１〜４
０−ｎのアクセス速度に応じて、リード／ライトサイク
ルタイムを決定するウエイト時間を切り替え、実装増設
ＲＡＭ（メモリカード）４０−１〜４０−ｎをアクセス
制御するウエイトコントローラ（ＷＡＩＴーＣＯＮＴ）
であり、初期設定処理に於いてはＣＰＵ１１の制御の下
に増設ＲＡＭ４０−１〜４０−ｎのアクセス速度を判定
し、その判定結果に対応するウエイト値をＩ／Ｏポート
レジスタに設定する。また、ウエイトコントローラ１８
は、そのウエイト値の小さい順（アクセス速度の速い順
）にメモリアドレスのマッピングを行ない、上記レジス
タに設定されたウエイト値に従うリード／ライトサイク
ルで実装増設ＲＡＭ（メモリカード）４０−１〜４０−
ｎをアクセス制御する。

【００２０】１９はリジューム機能を実現するためのデ
ータ保存域となるバックアップＲＡＭであり、バックア
ップ電源（ＶＢＫ）が供給される。

【００２１】２０は機能拡張のための拡張バスコネクタ
（ＥＢＣ）であり、拡張ユニット４１に実装された、例
えば拡張メモリボード、通信ボード、ハードディスク等
、各種の拡張用オプション機器類が接続される。

【００２２】２１はパーソナルコンピュータ本体をハー
ドディスク（ＨＤＤ）実装タイプ（ＨＤＤ，ＦＤＤを各
１台実装）にシステムアップする際に、本体内に収納さ
れるハードディスクパックをインターフェイス接続する
ためのハードディスクコントローラ（ＨＤＣ）であり、
システムアップを図る際に、本体内のハードディスク収
納部に設けられた内蔵コネクタ４２を介してハードディ
スクパック４３がインターフェイス接続される。

【００２３】２２はフロッピィディスクコントローラ（
ＦＤＣ）であり、ここでは１台のフロッピーディスクド
ライブ（ＦＤＤ）３５を制御対象としている。

【００２４】２３はプリンタコントローラ（ＰＲＴーＣ
ＯＮＴ）であり、例えば５インチの外部フロッピィディ
スクドライブ４４、又はプリンタ４５等がコネクタを介
して選択的に接続される。２４は入出力インターフェイ
ス（ＵＡＲＴ；Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏ
ｎｏｕｓ　Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ
　）であり、必要に応じて　ＲＳ−２３２Ｃインターフ
ェイス機器３６等が接続される。２５はキーボードコン
トローラ（ＫＢＣ）であり、ここではＣＰＵボードを実
装した装置本体に一体に設けられるキーボード３６の入
力を制御する。２６は表示コントローラ（ＤＩＳＰーＣ
ＯＮＴ）であり、ここでは装置本体に回動自在に取付け
られた表示部筐体に実装される、バックライト（又はサ
イドライト）付のＬＣＤ３７のみを表示ドライブ対象と
しているが、外部ディスプレイとしてＣＲＴ表示器４７
を表示ドライブ制御することも可能である。

【００２５】２７はバックアップ電源（ＶＢＫ）が供給
されたビデオＲＡＭ（ＶＲＡＭ）、２８は漢字文字コー
ドから漢字文字パターンを得る漢字ＲＯＭ、２９は仮名
／漢字変換辞書等を実現する辞書ＲＯＭである。３０は
電源回路（インテリジェントパワーサプライ）３２をシ
ステムバス１０Ａを介してＣＰＵ１１に接続するための
電源制御インターフェイス（ＰＳーＩＦ）であり、ここ
では電源回路３２のパワーコントロールＣＰＵ（ＰＣー
ＣＰＵ）との間でシリアルインターフェイスによりデー
タ転送を行なうためのシリアルーパラレル変換機能をも
つ。３１は商用交流電源（ＡＣ）を整流・平滑して所定
電位の直流動作用電源を得る電源アダプタ（以下ＡＣア
ダプタと称す）であり、パーソナルコンピュータ本体に
プラグイン接続される。３２はパワーコントロールＣＰ
Ｕ（ＰＣーＣＰＵ）を備えた電源回路（インテリジェン
トパワーサプライ）、３３はパーソナルコンピュータ本
体の電源をオン／オフする電源スイッチ、３４Ｌ　，３
４Ｒはそれぞれ充電可能な電池により構成された、装置
本体（ＰＣ本体）に着脱可能なパック形式のメインバッ
テリィ（ＭーＢＡＴＡ　，ＭーＢＡＴＢ　）であり、こ
こでは駆動時に於いて電源回路３２の制御の下に、いず
れか一方のバッテリィが使用対象（電源供給対象）とし
て選択され、そのバッテリィが使用限界まで放電すると
使用対象バッテリィが切替えられて、他方のバッテリィ
が使用対象となる。３４Ｓ　は同じく充電可能な電池に
より構成された本体内蔵形のサブバッテリィ（ＳーＢＡ
Ｔ）であり、ＲＡＭ１３，増設ＲＡＭ４０，ビデオＲＡ
Ｍ２７等のバックアップが必要なメモリにバックアップ
電源（ＶＢＫ）を供給する。

【００２６】４０−１〜４０−ｎはパーソナルコンピュ
ータ本体の専用の増設スロット４１−１〜４１−ｎに挿
抜可能な増設ＲＡＭであり、これら増設ＲＡＭ４０−１
〜４０−ｎはそれぞれ固有のアクセス速度を有している
。

【００２７】図２は、増設ＲＡＭの制御に関係する部分
だけを抽出して示すシステム構成図である。

【００２８】図示のように、ウエイトコントローラ１８
は、メモリアクセス判定ロジック５１と、メモリアドレ
ス振り分けロジック５２とを備えている。また、ウエイ
トコントローラ１８のＩ／Ｏポート１８Ａには、ウエイ
ト数レジスタ１８１Ａ、メモリアクセスＯＫフラグレジ
スタ１８１Ｂ、およびスロット番号レジスタ１８１Ｃが
設けられている。

【００２９】メモリアクセス判定ロジック５１は、ウエ
イト数レジスタ１８１Ａに設定されたウエイト値で増設
ＲＡＭ４０−１〜４０−ｎをリード／ライトアクセスす
るためのものであり、初期設定ルーチンにおいては増設
ＲＡＭ４０−１〜４０−ｎそれぞれの固有のウエイト値
を求めるためにそのアクセスの可否（成功／不成功）を
メモリアクセスＯＫフラグレジスタ１８１Ｂに返す。

【００３０】メモリアドレス振り分けロジック５２は、
メモリアクセス判定ロジック５１で求められたウエイト
数の大小に基づき、増設ＲＡＭ４０−１〜４０−ｎのメ
モリアドレスをそれらのアクセス速度の順にマッピング
する。

【００３１】すなわち、ここでは、このシステムは増設
ＲＡＭ４０−１〜４０−ｎのアクセススピードの判定方
法として、ウエイト数をコントロールしてどのウエイト
数のアクセスの時に正常なリード／ライトが実行出来た
かを検出する方式を用いている。このため、ウエイト数
のコントロールを行なうためのウエイト数レジスタ１８
１Ａが設けられており、ＣＰＵ１１により実行される初
期設定ルーチンにおいてはウエイト数レジスタ１８１Ａ
に対し、ウエイト数が「０」、「１」、「２」のように
順次大きく設定される。

【００３２】メモリアクセス判定ロジック５１は、ウエ
イト数レジスタ１８１Ａに設定されたウエイト値でデー
タ書き込みおよび読み出しを行ない、その書き込みデー
タと読み出しデータとの比較を行なう。そして、書き込
みデータと読み出しデータの一致の有無に応じてアクセ
ス成功または失敗が判定され、その判定結果がメモリア
クセスＯＫフラグレジスタ１８１Ｂに設定される。メモ
リアクセスＯＫフラグレジスタ１８１Ｂの内容はＣＰＵ
１１により参照され、新たなウエイト数をウエイト数レ
ジスタ１８１Ａに設定して速度判定を同一の増設ＲＡＭ
について再び試行するか、または次の増設スロットの増
設ＲＡＭについて速度判定を行なうかが判断される。速
度判定対象の増設スロットの指定には、スロット番号レ
ジスタ１８１Ｃが利用される。

【００３３】この様にして求められた各増設ＲＡＭ４０
−１〜４０−ｎのウエイト値はメモリアドレス振り分け
ロジック５２によって参照され、ウエイト値の小さい増
設ＲＡＭから順にメモリアドレスがマッピングされる。

【００３４】図３には速度判定実行後におけるウエイト
数レジスタ１８１Ａ、メモリアクセスＯＫフラグレジス
タ１８１Ｂ、およびスロット番号レジスタ１８１Ｃの内
容の一例が示されている。

【００３５】このレジスタ内容は、第１の増設スロット
４１−１に装着された増設ＲＡＭ４０−１へのメモリア
クセスがウエイト数「１」で成功し、第２の増設スロッ
ト４１−２に装着された増設ＲＡＭ４０−２へのメモリ
アクセスがウエイト数「２」で成功し、第３の増設スロ
ット４１−３に装着された増設ＲＡＭ４０−３へのメモ
リアクセスがウエイト数「１」で成功し、さらに、第９
の増設スロット４１−９に装着された増設ＲＡＭ４０−
９へのメモリアクセスがウエイト数「１」で成功し、第
１０の増設スロット４１−１０に装着された増設ＲＡＭ
４０−１０へのメモリアクセスがウエイト数「０」で成
功した場合に対応している。

【００３６】この場合、増設ＲＡＭ４０−１〜４０−１
０に対するメモリアドレスの割り当ては、図４のように
行われる。

【００３７】すなわち、図４に示されているように、標
準メモリ（ＲＡＭ１３）のアドレス空間に引き続くアド
レス空間が、ウエイト数「０」の第１０の増設ＲＡＭ４
０−１０、ウエイト数「１」の第１の増設ＲＡＭ４０−
１、ウエイト数「１」の第３の増設ＲＡＭ４０−３、ウ
エイト数「１」の第９の増設ＲＡＭ４０−９、……、ウ
エイト数「２」の第２の増設ＲＡＭ４０−２の順で割り
当てられる。

【００３８】このように、ウエイト数の小さい増設ＲＡ
Ｍから順に低いメモリアドレスが割り当てられ、同一ウ
エイト数の場合はスロット番号の若い増設ＲＡＭに低い
アドレスが割り当てられる。

【００３９】図５には、メモリアドレス振り分けロジッ
ク５２により実行されるメモリアドレスのマッピング状
態の一例が示されている。

【００４０】ここでは、簡単のために、第１乃至第１０
の増設ＲＡＭ４０−１〜４０−１０の記憶容量がそれぞ
れ２Ｍバイトである場合を想定している。この場合、メ
モリアドレス振り分けロジック５２は、ウエイト数レジ
スタ１８１Ａのウエイト値情報にしたがって、ＲＡＭ１
３の１Ｍバイトのアドレス空間に引き続くアドレス空間
の中で、２Ｍバイトから４Ｍバイトまでのアドレス空間
を第１０の増設ＲＡＭ４０−１０に、４Ｍバイトから６
Ｍバイトのアドレス空間を第１の増設ＲＡＭ４０−１に
、６Ｍバイトから８Ｍバイトのアドレス空間を第３の増
設ＲＡＭ４０−３に、８Ｍバイトから１０Ｍバイトのア
ドレス空間を第９の増設ＲＡＭ４０−９に、そして、最
終の２０Ｍバイトから２２Ｍバイトのアドレス空間を第
２の増設ＲＡＭ４０−２に割り当てる。

【００４１】すなわち、メモリアドレス振り分けロジッ
ク５２は、ＣＰＵ１１からのメモリアドレスの値がどの
増設ＲＡＭのアドレス空間に属するかを検出し、該当す
る増設ＲＡＭに対するＲＡＳ（ローアドレスストローブ
）信号をイネーブル状態に設定する。この場合、ＣＰＵ
１１からのメモリアドレスの上位ビットがＲＡＳ信号の
発生に使用され、そのメモリアドレスの下位ビットが増
設ＲＡＭに対する実際のアクセスに使用される。

【００４２】次に、図６のフローチャートを参照して、
初期設定ルーチンで実行される増設ＲＡＭの速度判定動
作について説明する。

【００４３】システムの電源が投入されると、ＣＰＵ１
１はＲＯＭ１２に格納されたＢＩＯＳの初期設定ルーチ
ンを起動し、システム全体の初期設定や診断を行なう（
ステップＡ１〜Ａ８）。この初期設定ルーチンの中で、
増設ＲＡＭの速度判定のための処理がステップＡ２〜Ａ
７で実行される。

【００４４】すなわち、ＣＰＵ１１は、全ての拡張スロ
ット４１−１〜４１−ｎの状態をチェックし、増設ＲＡ
Ｍの装着状態が以前と変更されている場合には増設ＲＡ
Ｍに対するアドレスのマッピング状態の変更が必要とな
るので、そのために以下の処理を行なう。

【００４５】まず、ＣＰＵ１１は、スロット番号レジス
タ１８１Ｃに第１の増設スロット４１−１のスロット番
号を設定し、速度判定対象スロットとして第１の増設ス
ロット４１−１を指定する（ステップＡ２）。次いで、
ＣＰＵ１１は、ウエイト数レジスタ１８１Ａにその速度
判定対象スロットの増設ＲＡＭに対するメモリアクセス
のウエイト数を設定する（ステップＡ３）。このウエイ
ト数は、「０」、「１」、「２」のように値の小さいも
のから順次設定される。

【００４６】このようなスロット番号レジスタ１８１Ｃ
およびウエイト数レジスタ１８１Ａの設定値に基づき、
メモリアクセス判定ロジック５１は、速度判定対象スロ
ットに接続された増設ＲＡＭを指定されたウエイト値の
リード／ライトサイクルでアクセスし、書き込みデータ
と読み出しデータの値を比較する。そして、書き込みデ
ータと読み出しデータが一致した際には、メモリアクセ
ス判定ロジック５１は、メモリアクセスＯＫフラグをメ
モリアクセスＯＫフラグレジスタ１８１Ｂの所定の位置
に書き込む。

【００４７】ＣＰＵ１１は、メモリアクセスＯＫフラグ
の有無に応じて増設ＲＡＭへのアクセスの成功／失敗を
判断し（ステップＡ４）、失敗であればウエイト数レジ
スタ１８１Ａに新しい値（前回のウエイト値よりも１つ
大きい値）を設定して再度メモリアクセスを試行する（
ステップＡ５）。

【００４８】一方、メモリアクセスが成功した場合には
、ＣＰＵ１１はスロット番号の更新を行ない（ステップ
Ａ７）、スロット番号レジスタ１８１Ｃおよびウエイト
数レジスタ１８１Ａに次に速度判定すべき増設スロット
の番号およびウエイト値をそれぞれ設定し、前述の処理
を繰り返す。

【００４９】この様にして全ての増設ＲＡＭついてウエ
イト値が求まると（ステップＡ６）、、この求められた
ウエイト値はメモリアドレス振り分けロジック５２に入
力され、ウエイト値の小さい増設ＲＡＭから順にメモリ
アドレスのマッピングが行われる。

【００５０】以上のように、この実施例においては、複
数の増設ＲＡＭ４０−１〜４０−ｎに適したメモリアク
セスのウエイト値がそれぞれメモリアクセス判定ロジッ
ク５１により判定され、その判定結果に基づいて増設Ｒ
ＡＭへのアドレス割り当てがメモリアドレス振り分けロ
ジック５２により実行される。このアドレス割り当てに
おいては、ウエイト値の小さい増設ＲＡＭからウエイト
値の大きい増設ＲＡＭ、つまり高速の増設ＲＡＭから低
速の増設ＲＡＭの順で連続したメモリアドレスが順次割
り当てられる。したがって、増設ＲＡＭの速度順にメモ
リアドレスを自動的にマッピングできるようになり、増
設ＲＡＭの増設の仕方によらずに十分に効率良いメモリ
アクセスを実現できるようになる。

【００５１】

【発明の効果】以上詳記したようにこの発明によれば、
増設メモリの速度順にメモリアドレスを自動的にマッピ
ングできるようになり、増設メモリの増設の仕方によら
ずに十分に効率良いメモリアクセスを実現できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るパーソルコンピュー
タの全体のシステム構成を示すブロック図。

【図２】同実施例のシステムから増設ＲＡＭの制御に関
係する部分を抽出して示すブロック図。

【図３】同実施例に設けられたＩ／Ｏポートレジスタの
内容の一例を示す図。

【図４】同実施例における増設ＲＡＭへのアドレス割り
当ての一例を示す図。

【図５】同実施例に設けられたアドレス振り分けロジッ
クにより実行されるアドレス振り分けの状態の一例を示
す図。

【図６】同実施例における電源投入時の初期設定動作を
説明するフローチャート。

【符号の説明】

１１…ＣＰＵ、１２…ＲＯＭ、１８…ウエイトコントロ
ーラ、４０−１〜４０−ｎ…増設ＲＡＭ、５１…メモリ
アクセス判定ロジック、５２…メモリアドレス振り分け
ロジック、１８１Ａ…ウエイト数レジスタ、１８１Ｂ…
メモリアクセスＯＫフラグレジスタ、１８１Ｃ…スロッ
ト番号レジスタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　コンピュータ本体と、前記コンピュー
   タのメモリ容量を増設するための増設メモリと、前記コ
   ンピュータ本体に前記増設メモリを着脱可能とする複数
   の接続ポートと、前記増設メモリの入出力アクセス速度
   を判定する手段と、高速の入出力アクセス可能な増設メ
   モリから低速の入出力アクセス可能な増設メモリの順に
   論理的な連続したメモリアドレスが順次割り当てられる
   ように、前記アクセス速度の判定結果に基づいて前記複
   数の増設メモリへのアドレス割り当てを行なう手段とを
   具備することを特徴とするポータブルコンピュータ。
2. 【請求項２】　　前記アクセス速度を判定する手段は、
   ウエイト値の小さいリード／ライトサイクルからウエイ
   ト値の大きいリード／ライトサイクルの順で前記各増設
   メモリへのデータ書き込みおよび読み出しを順次実行す
   る手段と、これらデータ書き込みおよび読み出しによる
   ライトデータとリードデータの一致の有無を検出し、ラ
   イトデータとリードデータが一致した際のリード／ライ
   トサイクルのウエイト値を、前記アクセス速度として判
   定する手段とを具備することを特徴とする請求項１記載
   のポータブルコンピュータ。