CN114647446A - 存储级存储装置、计算机模块及服务器系统 - Google Patents

Abstract

本发明提供了一种存储级存储装置、计算机模块及服务器系统，所述存储级存储装置，包括电路基板和集成到所述电路基板的第一接口、第一DRAM芯片组、第一内存控制器、大容量存储单元及第一内部总线；所述大容量存储单元包括用于存储应用程序及数据的第一存储区，所述第一内存控制器在所述第一DRAM芯片组中的指令集符合第一预设条件时，从所述第一存储区获取与所述第一DRAM芯片组中的指令集相对应的后续的指令集，并将所述后续的指令集搬移到所述第一DRAM芯片组。本发明可避免在计算机系统在指令搬移过程中占用中央处理单元以及内存总线，大大提高了计算机系统的整体运行效率。

Description

存储级存储装置、计算机模块及服务器系统

技术领域

本发明涉及计算机领域，更具体地说，涉及一种存储级存储装置、计算机模块及服务器系统。

背景技术

目前，大多计算机系统采用冯·诺伊曼计算机的组织结构，其主要由以下五大部件组成：中央处理单元、外存储器、内存储器、输入设备以及输出设备，中央处理单元将外存储器或输入设备输入的数据载入到内存储器中，并执行内存储器中的程序，然后将程序执行结果存储到外存储器或者在输出设备显示。

在上述计算机系统中，内存储器具有速度快、单位密度大、复写与读取速度一样的特性，但内存储器由于主要采用电容储存数据,断电就无法保存数据。因此在计算机系统每次启动时，中央处理器单元都需要将指令和资料搬移到内存储器中，完成再开始执行。

虽然现有计算机中出现了通过DMA(Direct Memory Access，直接内存访问) 主控来进行指令搬移，但是在计算机系统关机后仍然要通过DMA主控采用一指令一数据的方式搬移指令到内存储器后执行,搬移依旧受限于搬移周期 (DMA与中央处理单元共用内存总线，因此在指令搬移过程中因DMA占用内存总线，中央处理单元需要等待)。为避免上述计算机开机过程中的指令搬移操作，很多计算机选择了不关机，但这将产生无谓的电力浪费。

发明内容

本发明要解决的技术问题在于，针对上述计算机系统在开机过程中需要占用内存总线进行指令搬移操作，从而造成计算机运行效率下降的问题，提供一种存储级存储装置、计算机模块及服务器系统。

本发明解决上述技术问题的技术方案是，提供一种存储级存储装置，包括电路基板和集成到所述电路基板的第一接口、第一DRAM芯片组、第一内存控制器、大容量存储单元及第一内部总线；所述存储装置通过所述第一接口与嵌入式处理器连接；

所述第一内存控制器、第一接口、第一DRAM芯片组、大容量存储单元分别与第一内部总线连接，且所述第一内存控制器在所述第一接口接收到所述嵌入式处理器的第一读写请求时，从所述第一DRAM芯片组获取与所述第一读写请求对应的指令集并将所述第一读写请求对应的指令集通过第一接口发送给所述嵌入式处理器，以及将所述嵌入式处理器的执行结果写入到所述第一 DRAM芯片组；

所述大容量存储单元包括用于存储应用程序及数据的第一存储区，所述第一内存控制器在所述第一DRAM芯片组中的指令集符合第一预设条件时，从所述第一存储区获取与所述第一DRAM芯片组中的指令集相对应的后续的指令集，并将所述后续的指令集搬移到所述第一DRAM芯片组。

作为本发明的进一步改进，所述大容量存储单元还包括用于存储操作系统数据的第二存储区，所述第一内存控制器还用于在所述存储装置上电时，直接将所述第二存储区的操作系统数据搬移到所述第一DRAM芯片组。

本发明还提供一种计算机模块，包括嵌入式处理器、内存总线以及如上所述的存储级存储装置，所述存储级存储装置和嵌入式处理器分别与所述内存总线连接，且所述嵌入式处理器经由所述内存总线、第一接口与所述第一内存控制器通信。

作为本发明的进一步改进，所述计算机模块包括电路板，所述嵌入式处理器、内存总线以及存储级存储装置集成到所述电路板，且所述电路板上集成有网络接口、网络适配器、外设总线、桥接器以及外接接口，且所述网络接口经由所述网络适配器及外设总线与所述桥接器连接，且所述桥接器与所述内存总线连接，所述外接接口与所述外设总线连接。

作为本发明的进一步改进，所述计算机模块包括电路板，所述嵌入式处理器、内存总线以及存储级存储装置集成到所述电路板，且所述电路板上集成有外设总线、桥接器以及外接接口，且所述外接接口经由所述外设总线与所述桥接器连接，所述桥接器与所述内存总线连接；

所述嵌入式处理器由AI芯片构成，所述第一存储区的应用程序包括AI训练程序以及AI推理程序，所述AI芯片执行所述AI训练程序，并由所述第一内存控制器将所述AI芯片训练过的数据及参数存储到所述大容量存储单元。

本发明还提供一种服务器系统，包括服务器总线以及如上所述的计算机模块，所述计算机模块通过外接接口与所述服务器总线连接；

在所述计算机模块上电时，所述第一内存控制器直接将所述第二存储区的操作系统数据搬移到所述第一DRAM芯片组，所述嵌入式处理器通过所述第一内存控制器从所述第一DRAM芯片组获取指令集并执行。

作为本发明的进一步改进，所述第一存储区中的应用程序为联网交易程序，且所述联网交易程序包括通过所述网络设配器从连接到所述网络接口的设备获取交易数据的指令集以及通过所述网络适配器向连接到所述网络接口的设备反馈交易数据处理结果的指令集。

本发明还提供一种存储级存储装置，包括电路基板和集成到所述电路基板的第一接口、第一DRAM芯片组、第一内存控制器、大容量存储单元、第一内部总线、第二接口、第二DRAM芯片组、第二内存控制器及第二内部总线，且所述存储装置通过所述第一接口与嵌入式处理器连接、通过所述第二接口与图形处理器连接；

所述第一内存控制器、第一接口、第一DRAM芯片组、大容量存储单元分别与所述第一内部总线连接，且所述第一内存控制器在所述第一接口接收到所述嵌入式处理器的第一读写请求时，从所述第一DRAM芯片组获取与所述第一读写请求对应的指令集并将所述第一读写请求对应的指令集通过第一接口发送给所述嵌入式处理器，以及将所述嵌入式处理器的执行结果写入到所述第一 DRAM芯片组；

所述大容量存储单元包括用于存储应用程序及数据的第一存储区，所述第一内存控制器在所述第一DRAM芯片组中的指令集符合第一预设条件时，从所述第一存储区获取与所述第一DRAM芯片组中的指令集相对应的后续的指令集并搬移到所述第一DRAM芯片组；

所述第二内存控制器、第二接口、第二DRAM芯片组及大容量存储单元分别与所述第二内部总线连接，且所述第二内存控制器在接收到所述图形处理器的第二读写请求时，从所述第二DRAM芯片组获取所述第二读写请求对应的指令集，并将所述第二读写请求对应的指令集通过第二接口发送给所述图形处理器，以及在所述第二DRAM芯片组中的指令集符合第二预设条件时，从所述大容量存储单元的第一存储区中获取与所述第二DRAM芯片组中的指令集相对应的后续指令集并搬移到所述第二DRAM芯片组。

作为本发明的进一步改进，所述存储装置还包括第三接口、第三DRAM芯片组、第三内存控制器及第三内部总线，所述存储装置通过所述第三接口与 AI处理器连接；

所述第三内存控制器、第三接口、第三DRAM芯片组及大容量存储器分别与所述第三内部总线连接，且所述第三内存控制器在接收到与所述AI处理器的第三读写请求时，从所述第三DRAM芯片组获取所述第三读写请求对应的指令集并将所述第三读写请求对应的指令集通过第三接口发送给所述AI处理器，以及在所述第三DRAM芯片组中的指令集符合第三预设条件时，从所述大容量存储器的第一存储区中获取与所述第三DRAM芯片组中的指令集相对应的后续指令集并搬移到所述第三DRAM芯片组。

本发明还提供一种计算机模块，包括主处理器、主内存总线和如上所述的存储级存储装置，所述主处理器和存储级存储装置分别连接到所述主内存总线；

所述大容量存储单元还包括用于存储操作系统数据的第二存储区，所述第一内存控制器还用于在所述存储装置上电时，直接将所述第二存储区的操作系统数据搬移到所述第一DRAM芯片组。

本发明的存储级存储装置、计算机模块及服务器系统，通过将第一接口、第一DRAM芯片组、第一内存控制器、大容量存储单元及第一内部总线集成到同一电路基板形成存储级存储装置，并代替现有计算机系统的内存储器，可避免在计算机系统在指令搬移过程中占用中央处理单元以及内存总线，大大提高了计算机系统的整体运行效率。本发明实施例可使得中央处理单元无需与大容量存储单元交互，从而中央处理单元可始终处于高效运行状态，适用于云计算等领域，可大大提高系统的运行效率。

附图说明

图1是本发明实施例提供的存储级存储装置的示意图；

图2是本发明另一实施例提供的存储级存储装置的示意图；

图3是本发明实施例提供的计算机模块的示意图；

图4是本发明另一实施例提供的计算机模块的示意图；

图5是本发明实施例提供的服务器系统的示意图；

图6是本发明又一实施例提供的存储级存储装置的示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图1所示，是本发明实施例提供的存储级存储装置的示意图，该存储级存储装置10可应用于计算机系统，例如云服务器等，并用于暂存中央处理单元执行的程序以及数据。本实施例的存储级存储装置10包括第一接口11、第一 DRAM芯片组12、第一内存控制器13、大容量存储单元14、第一内部总线及电路基板15。上述第一接口11可为DRAM接口，通过第一接口11，该存储级存储装置可通过内存总线(例如DRAM总线)与处理器(例如嵌入式处理器)进行高速交互。

上述电路基板15可以为基板(Substrate)或导线架(Lead frame)，且第一接口11、第一DRAM芯片组12、第一内存控制器13、大容量存储单元14、第一内部总线集成到电路基板15上，其中第一接口11可由电路基板15上突出的焊球或引脚构成。此时，大容量存储单元14由一个或多个闪存晶片(Die)构成，且闪存晶片具体可采用存储容量相对较大、成本相对较低、数据存取速度相对较慢的NAND存储晶片等，其可在断电状态下保存数据；DRAM芯片组12则可由一个或多个DRAM晶片(Die)构成，该DRAM晶片具体可采用存储容量相对较小(即DRAM芯片组12的数据存储容量小于大容量存储单元14的数据存储容量)、成本相对较高、数据存取速度相对较快的DDR、DDR2、DDR3、DDR4 或DDR5等存储晶片，该DRAM晶片通常在断电时无法保留存储的数据。

上述电路基板15也可为印刷线路板(Printed Circuit Board，PCB)，且第一接口11、第一DRAM芯片组12、第一内存控制器13、大容量存储单元14、第一内部总线集成到电路基板15上，此时第一内部总线可由该印刷线路板上的印刷线路及相应的接口构成，第一DRAM芯片组12、第一内存控制器13、大容量存储单元14分别焊接到印刷线路板上，第一接口11可由印刷线路板上的金手指、引脚或其他插接端子构成。

在本实施例中，第一接口11、第一DRAM芯片组12、第一内存控制器13、大容量存储单元14分别与第一内部总线连接，即第一内存控制器13分别通过第一内部总线与第一接口11、第一DRAM芯片组12、大容量存储单元14连接并进行数据交互。具体地，上述第一内部总线可包括DRAM总线、PCIE总线，其中第一接口11、第一DRAM芯片组12分别通过DRAM总线与第一内存控制器13 连接，大容量存储单元14则通过PCIE总线与第一内存控制器13连接。

上述第一内存控制器13在第一接口11接收到外部的嵌入式处理器的第一读写请求时，从第一DRAM芯片组12获取与第一读写请求对应的指令集并将第一读写请求对应的指令集通过第一接口11发送给嵌入式处理器，以及将嵌入式处理器的执行结果写入到第一DRAM芯片组12。上述操作过程与现有的中央处理单元与内存储器(例如DRAM)的数据交互过程相同，在此不再赘述。

大容量存储单元14包括用于存储应用程序及数据的第一存储区141，第一内存控制器13在第一DRAM芯片组12中的指令集(即中央处理单元未读取的指令集，上述指令集可包括指令代码以及数据)符合第一预设条件时，从第一存储区141获取与第一DRAM芯片组12中的指令集相对应的后续的指令集(包括指令代码以及数据)，并将后续的指令集搬移到第一DRAM芯片组12。

上述第一预设条件可以为(即第一内存控制器13可按以下方式更新第一DRAM芯片组12中的内容)：当作为主映射区的第一逻辑存储区中等待嵌入式存储器读取的第一指令集的数量小于预设值，或者作为主映射区的第一逻辑存储区中等待读取的第一指令集在嵌入式存储器中执行的时间小于预设时间时，第一内存控制器13则从大容量存储单元中获取第一DRAM芯片组12中的第一指令集的第一后续指令集，并将第一后续指令集更新存储到第一DRAM芯片组 12(同时根据作为主映射区的第一逻辑存储区中第一指令集和更新后的作为备映射区的第一逻辑存储区中第一指令集调整指针，使嵌入式处理器可按照顺序读取第一指令集)。

在本实施例中，上述大容量存储单元14可以包括一个或者多个非易失性存储器，例如：PROM、EEPROM、EPROM、EAROM、Flash memory，常见的可采用SSD存储器作为本实施例的大容量存储单元14，所述第一存储区141、第二存储区142可以是单个或者多个SSD存储器。

通过上述方式，第一内存控制器13可直接根据外部的嵌入式处理器正在执行的指令集预测其所需执行的后续指令集，并根据预测结果更新第一DRAM芯片组12中的内容，从而外部的嵌入式处理器无需与大容量存储单元14交互，且不会占用计算机系统的内存总线。即对嵌入式处理器而言，上述第一内存控制器13的操作是透明的，第一DRAM芯片组12的数据搬移操作无需嵌入式处理器参与，不用分配时间管理，嵌入式处理器仅将存储级存储装置当成一块超大的 DRAM使用，且资料持久自动固化。从而使得嵌入式处理器可始终处于高效运行状态，适用于云计算等对运算资源要求较高的领域，可大大提高系统的运行效率。

在本发明的一个实施例中，上述第一DRAM芯片组12可包括互为主映射区和备映射区的两个逻辑存储区，上述两个逻辑存储区分别为第一DRAM芯片组 12中的一段存储空间，并分别存储有供嵌入式处理器处理的指令集，且嵌入式处理器也将指令集的执行结果写入到上述逻辑存储区。嵌入式处理器当前读取的指令集所在的逻辑存储区为主映射区，另一逻辑存储区为备映射区，且两个逻辑存储区可根据嵌入式处理器执行的跳转指令(即指令代码中的跳转代码) 切换主映射区和备映射区。上述主映射区和备映射区中存储的指令集分别来自于大容量存储单元14，且其存储的指令集分别与大容量存储单元中的某一段指令集对应，即主映射区和备映射区相当于大容量存储单元14的两个“窗口”，第一内存控制器13可根据嵌入式处理器的指令执行状态自动调整该两个“窗口”，从而嵌入式处理器可通过该两个“窗口”获取大容量存储单元14中存储的指令集。

具体地，嵌入式处理器按照程序计数器(Program Counter)所指定的程序位址，通过第一内存控制器13从主映射区获取指令集。在正常情况下，程序计数器每执行完一个指令集，自动将原位址+1，作为下一指令集的程序位址，从而嵌入式处理器按照更新后的程序位址从主映射区获取下一指令集；若嵌入式处理器执行跳转指令时，程序计数器按照跳转值n将原位址+n或-n，作为下一指令集的程序位址，嵌入式处理器按照更新后的程序位址从主映射区获取下一指令集。当程序计数器所指定的程序位址位于备映射区时，则主映射区和备映射区完成切换。

当然，在实际应用中，第一DRAM芯片组12可包括更多个逻辑存储区，且其中一个逻辑存储区为主映射区，其他逻辑存储区为备映射区。

具体地，第一内存控制器13可按以下方式更新第一DRAM芯片组12中的内容：当主映射区中等待嵌入式处理器读取的指令集的数量小于预设值，或者主映射区中等待读取的指令集在嵌入式处理器中执行的时间小于预设时间时，第一内存控制器13从大容量存储单元14获取第一DRAM芯片组12中的指令集的后续指令集，并将后续指令集存储到第一DRAM芯片组12(同时根据主映射区中指令集和更新后的备映射区中指令集调整指针，使嵌入式处理器可按照顺序读取指令集)。通过上述方式，第一DRAM芯片组12中的指令集可及时更新，从而不会影响嵌入式处理器的指令执行。

优选地，第一内存控制器13可在第一DRAM芯片组12中等待嵌入式处理器读取的指令集符合预设条件时，例如主映射区中等待嵌入式处理器读取的指令集的数量小于预设值，或者主映射区中等待读取的指令集在嵌入式处理器中执行的时间小于预设时间时，将从大容量存储单元14获取的主映射区中指令集的后续指令集存储到备映射区。这样，通过控制预设条件，可在逻辑存储区的容量较小时，也不会影响嵌入式处理器的高效运行，节省第一DRAM芯片组12 的资源。

具体地，当第一DRAM芯片组12中等待嵌入式处理器读取的指令集不包含跳转指令，或者第一DRAM芯片组12中等待嵌入式处理器读取的指令集包含跳转指令且跳转指令所指向的指令集仍然在第一DRAM芯片组12内时，后续指令集以第一DRAM芯片组12的主映射区的最后一条指令的下一条指令为起始点；当第一DRAM芯片组12中等待嵌入式处理器读取的指令集包含跳转指令且上述跳转指令指向的指令集不在第一DRAM芯片组12时，后续指令集以上述跳转指令所指向的指令为起始点。

为便于管理，上述两个逻辑存储区的大小可相等(即存储空间相等)，且控制芯片121获取的后续指令集与逻辑存储区的大小相等。通过上述方式，可提高控制芯片121的存取效率。

由于嵌入式处理器在执行指令集时将执行结果写入到逻辑存储区，因此在将主映射区中指令集的后续指令集存储到备映射区之前，若备映射区的内容已被更新(即嵌入式处理器写入了指令集的执行结果)，第一内存控制器需将备映射区中的内容(被嵌入式处理器更新后的结果)写回到大容量存储单元14 的原地址。即第一内存控制器13在将主映射区中指令集的后续指令集存储到备映射区之前，先判断备映射区的内容是否被更新，若未被更新，则直接将后续指令集存储到备映射区，否则先将备映射区中的内容(即更新后的内容)写回到大容量存储单元14的原地址，然后再将后续指令集存储到备映射区。

如图2所示，是本发明另一实施例提供的存储级存储装置的示意图，该存储级存储装置10同样包括第一接口11、第一DRAM芯片组12、第一内存控制器 13、大容量存储单元14、第一内部总线及电路基板15。与图1实施例不同的是，本实施例的存储级存储装置的大容量存储单元14还包括第二存储区142，且该第二存储区142用于存储供连接到第一接口11的嵌入式处理器执行的操作系统数据。

第一内存控制器13在存储级存储装置10上电时，无需获取嵌入式处理器的指令，而直接将第二存储区142的操作系统数据搬移到第一DRAM芯片组12，以供嵌入式处理器调用，从而嵌入式处理器在计算机系统启动时无需再进行操作系统指令搬移，大大提高了计算机系统的启动速度。

结合图3所示，本发明实施例还提供一种计算机模块，该计算机模块可应用于计算机系统，例如直接插接到计算机系统的主板上，并由计算机系统的主板供电。本实施例的计算机模块包括嵌入式处理器20、内存总线以及如上所述的存储级存储装置10。

在本实施例中，存储级存储装置10和嵌入式处理器20分别与内存总线连接，且嵌入式处理器20经由内存总线、第一接口11与第一内存控制器13通信。从而嵌入式处理器20可从第一DRAM芯片组12读取指令，并将指令执行结果写入到第一DRAM芯片组，以实现相应的数据处理操作。

上述计算机模块中，嵌入式处理器20无需进行显示、接收输入设备的输入操作等，且将数据写入慢速的大容量存储单元14的操作也由第一内存处理器13 实现，从而无需降频运算，大大提高了其运行效率，特别适用于一些专用的计算设备。并且，相对于现有的计算机系统，上述计算机模块简化了很多操作系统的管理操作，例如嵌入式处理器20无需在进行操作系统指令的载入操作。

结合图4所示，在本发明的一个实施例中，上述计算机模块包括电路板，嵌入式处理器20、内存总线以及存储级存储装置10集成到该电路板，且电路板上还集成有网络接口31、网络适配器31、外设总线343、桥接器341以及外接接口33，且网络接口31经由网络适配器32及外设总线343与桥接器341连接，桥接器341与内存总线342连接，外接接口33与外设总线343连接。上述外接接口33 具体可以为用于连接PCIE总线的接口(例如SATA、SATA 2、SATA 3接口等)，通过外接接口33，计算机模块可直接接入到计算机系统。

在上述计算机模块中，嵌入式处理器20可直接响应来自网络接口31的请求，并执行相应的操作，且该过程独立于计算机模块所在的计算机系统。即通过计算机模块，可实现计算机系统的功能扩展。

在本发明的另一实施例中，计算机模块同样包括电路板，嵌入式处理器、内存总线以及存储级存储装置集成到电路板，且电路板上还集成有外设总线、桥接器以及外接接口。在本实施例中，嵌入式处理器由AI芯片构成，存储级存储装置的大容量存储单元的第一存储区的应用程序包括AI训练程序以及AI推理程序，AI芯片执行AI训练程序，并由第一内存控制器将AI芯片训练过的数据及参数存储到所述大容量存储单元。

上述计算机模块可直接应用于人工智能相关的计算机系统，例如图像识别、语音识别系统等。通过该计算机模块，无需对现有的计算机系统进行复杂的改造，例如无需对现有计算机系统的操作系统和软件部分进行调整，不会占用原计算机系统的资源，从而大大提高了人工智能运算的效率。

结合图5所示，是本发明实施例提供的服务器系统的结构示意图，该服务器系统可以为云服务器，其可接收来自远程的请求，并执行相应的操作。本实施例的服务器系统包括主处理单元51、服务器总线54、外存储器53以及如上所述的计算机模块52，该计算机模块通过其外接接口与服务器总线54连接。

在计算机模块上电时，其存储级存储装置中的第一内存控制器直接将大容量存储单元的第二存储区的操作系统数据搬移到第一DRAM芯片组，嵌入式处理器通过第一内存控制器从第一DRAM芯片组获取指令集并执行。

上述服务器系统可应用于联网交易，例如证券、期货交易等，此时，存储级存储装置的大容量存储单元的第一存储区中的应用程序为联网交易程序，且联网交易程序包括通过网络设配器从连接到网络接口的设备(例如远程客户端)获取交易数据的指令集以及通过网络适配器向连接到网络接口的设备反馈交易数据处理结果的指令集。

结合图6所示，本发明还提供一种存储级存储装置，该存储级存储装置可应用于计算机系统，并代替现有的计算机系统中的内存储器。该存储级存储装置包括电路基板和集成到电路基板的第一接口61、第一DRAM芯片组62、第一内存控制器63、大容量存储单元60、第一内部总线、第二接口64、第二DRAM 芯片组65、第二内存控制器66及第二内部总线，且该存储级存储装置可通过第一接口61与嵌入式处理器连接、通过第二接口64与图形处理器连接。

与图1实施例类似地，上述电路基板可以为基板(Substrate)或导线架(Leadframe)，且第一接口61、第一DRAM芯片组62、第一内存控制器63、大容量存储单元60、第一内部总线、第二接口64、第二DRAM芯片组65、第二内存控制器66及第二内部总线集成到电路基板上，并封装一体，其中第一接口61和第二接口62分别可由电路基板上突出的焊球或引脚构成。

在该存储级存储装置中，第一内存控制器63、第一接口61、第一DRAM芯片组62、大容量存储单元60分别与第一内部总线连接，且第一内存控制器63 在第一接口61接收到嵌入式处理器的第一读写请求时，从第一DRAM芯片组62 获取与第一读写请求对应的指令集并将第一读写请求对应的指令集通过第一接口61发送给嵌入式处理器，以及将嵌入式处理器的执行结果写入到第一 DRAM芯片组62。大容量存储单元60包括用于存储应用程序及数据的第一存储区，第一内存控制器63在第一DRAM芯片组62中的指令集符合第一预设条件时，从第一存储区获取与第一DRAM芯片组62中的指令集相对应的后续的指令集并搬移到第一DRAM芯片组62。上述各个部分的连接、指令的搬移及执行过程与图1的实施例相同，在此不再赘述。

第二内存控制器66、第二接口64、第二DRAM芯片组65及大容量存储单元 60分别与第二内部总线连接，且第二内存控制器66在接收到图形处理器的第二读写请求时，从第二DRAM芯片组65获取第二读写请求对应的指令集，并将第二读写请求对应的指令集通过第二接口64发送给图形处理器，以及在第二 DRAM芯片组65中的指令集符合第二预设条件时，从大容量存储单元60的第一存储区中获取与第二DRAM芯片组65中的指令集相对应的后续指令集并搬移到第二DRAM芯片组65。

具体地，第二内存控制器66可按以下方式更新第二DRAM芯片组65中的内容：当第二DRAM芯片组65中等待图形处理器读取的指令集(即第二读写请求对应的指令集)的数量小于第二预设值，或者第二DRAM芯片组65中等待读取的指令集在图形处理器中执行的时间小于预设时间时，第二内存控制器66从大容量存储单元60获取第二DRAM芯片组65中的指令集的后续指令集，并将后续指令集存储到第二DRAM芯片组65。通过上述方式，第二DRAM芯片组65中的指令集可及时更新，从而不会影响图形处理器的指令执行。并且，通过控制第二预设条件，可在第二DRAM芯片组65的容量较小时，也不会影响图形处理器的高效运行，节省第二DRAM芯片组65的资源。

需要说明的是，上述大容量存储单元14可以包括一个或者多个非易失性存储器，例如：PROM、EEPROM、EPROM、EAROM、Flash memory，常见的可采用SSD存储器作为本实施例的大容量存储单元14，所述第一存储区141、第二存储区142可以是单个或者多个SSD存储器。

上述存储级存储装置，可使嵌入式处理器和图形处理器共享大容量存储单元60中相同的存储空间,避免嵌入式处理器对数据的搬动，图形处理器的图形计算(例如3D图形计算)的结果直接固化在大容量存储单元60中。在整个过程中不用嵌入式处理器与PCIe/DMA对数据进行搬移，嵌入式处理器可以从第一DRAM芯片组62获取结果(第一内存控制器63自动将大容量存储单元60中的相关内容搬移到第一DRAM芯片组62)，而图形处理器可直接进行图像输出控制。该存储级存储装置特别适用于大型3D游戏、3D虚拟现实应用以及其他需要嵌入式处理器与图形处理器需要频繁进行搬移数据的计算机应用(多人共用相同背景、3D模型、共同基材等)。

在本发明的另一实施例中，上述存储级存储装置除了包括集成到同一电路基板的第一接口61、第一DRAM芯片组62、第一内存控制器63、大容量存储单元60、第一内部总线、第二接口64、第二DRAM芯片组65、第二内存控制器66 及第二内部总线外，还包括共同集成到上述电路基板的第三接口67、第三 DRAM芯片组68、第三内存控制器69及第三内部总线，且该存储级存储装置可通过第三接口67与AI处理器相连接。

上述第三内存控制器68、第三接口67、第三DRAM芯片组69及大容量存储器60分别与第三内部总线连接，且第三内存控制器68在接收到与AI处理器的第三读写请求时，从第三DRAM芯片组69获取所述第三读写请求对应的指令集并将第三读写请求对应的指令集通过第三接口67发送给AI处理器，以及在第三 DRAM芯片组69中的指令集符合第三预设条件时，从大容量存储器60的第一存储区中获取与第三DRAM芯片组69中的指令集相对应的后续指令集并搬移到第三DRAM芯片组69。

具体地，第三内存控制器68可按以下方式更新第三DRAM芯片组69中的内容：当第三DRAM芯片组69中等待AI处理器读取的指令集(即第三读写请求对应的指令集)的数量小于第三预设值，或者第三DRAM芯片组69中等待读取的指令集在AI处理器中执行的时间小于预设时间时，第三内存控制器68从大容量存储单元60获取第三DRAM芯片组69中的指令集的后续指令集，并将后续指令集存储到第三DRAM芯片组69。通过上述方式，第三DRAM芯片组69中的指令集可及时更新，从而不会影响AI处理器的指令执行。并且，通过控制第三预设条件，可在第三DRAM芯片组69的容量较小时，也不会影响AI处理器的高效运行，节省第三DRAM芯片组69的资源。

本实施例的存储级存储装置可应用于更为复杂的计算机系统，其可使嵌入式处理器、图形处理器及AI处理器共享大容量存储单元60中相同的存储空间，且嵌入式处理器、图形处理器及AI处理器的运行互不影响，并且无需进行数据搬移操作。

本发明还提供一种计算机模块，该计算机模块包括主处理器、主内存总线、显示器和如上所述的存储级存储装置，其中主处理器和存储级存储装置分别连接到主内存总线，显示器连接到第二接口。大容量存储单元还包括用于存储操作系统数据的第二存储区，第一内存控制器还用于在存储级存储装置上电时，直接将第二存储区的操作系统数据搬移到第一DRAM芯片组。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种存储级存储装置，其特征在于，包括电路基板和集成到所述电路基板的第一接口、第一DRAM芯片组、第一内存控制器、大容量存储单元及第一内部总线；所述存储装置通过所述第一接口与嵌入式处理器连接；

所述第一内存控制器、第一接口、第一DRAM芯片组、大容量存储单元分别与第一内部总线连接，且所述第一内存控制器在所述第一接口接收到所述嵌入式处理器的第一读写请求时，从所述第一DRAM芯片组获取与所述第一读写请求对应的指令集并将所述第一读写请求对应的指令集通过第一接口发送给所述嵌入式处理器，以及将所述嵌入式处理器的执行结果写入到所述第一DRAM芯片组；

所述大容量存储单元包括用于存储应用程序及数据的第一存储区，所述第一内存控制器在所述第一DRAM芯片组中的指令集符合第一预设条件时，从所述第一存储区获取与所述第一DRAM芯片组中的指令集相对应的后续的指令集，并将所述后续的指令集搬移到所述第一DRAM芯片组。

2.根据权利要求1所述的存储级存储装置，其特征在于，所述大容量存储单元还包括用于存储操作系统数据的第二存储区，所述第一内存控制器还用于在所述存储装置上电时，直接将所述第二存储区的操作系统数据搬移到所述第一DRAM芯片组。

3.一种计算机模块，其特征在于，包括嵌入式处理器、内存总线以及如权利要求2所述的存储级存储装置，所述存储级存储装置和嵌入式处理器分别与所述内存总线连接，且所述嵌入式处理器经由所述内存总线、第一接口与所述第一内存控制器通信。

4.根据权利要求3所述的计算机模块，其特征在于，所述计算机模块包括电路板，所述嵌入式处理器、内存总线以及存储级存储装置集成到所述电路板，且所述电路板上集成有网络接口、网络适配器、外设总线、桥接器以及外接接口，且所述网络接口经由所述网络适配器及外设总线与所述桥接器连接，且所述桥接器与所述内存总线连接，所述外接接口与所述外设总线连接。

5.根据权利要求3所述的计算机模块，其特征在于，所述计算机模块包括电路板，所述嵌入式处理器、内存总线以及存储级存储装置集成到所述电路板，且所述电路板上集成有外设总线、桥接器以及外接接口，且所述外接接口经由所述外设总线与所述桥接器连接，所述桥接器与所述内存总线连接；

所述嵌入式处理器由AI芯片构成，所述第一存储区的应用程序包括AI训练程序以及AI推理程序，所述AI芯片执行所述AI训练程序，并由所述第一内存控制器将所述AI芯片训练过的数据及参数存储到所述大容量存储单元。

6.一种服务器系统，其特征在于，包括服务器总线以及如权利要求4所述的计算机模块，所述计算机模块通过外接接口与所述服务器总线连接；

在所述计算机模块上电时，所述第一内存控制器直接将所述第二存储区的操作系统数据搬移到所述第一DRAM芯片组，所述嵌入式处理器通过所述第一内存控制器从所述第一DRAM芯片组获取指令集并执行。

7.根据权利要求6所述的服务器系统，其特征在于，所述第一存储区中的应用程序为联网交易程序，且所述联网交易程序包括通过所述网络设配器从连接到所述网络接口的设备获取交易数据的指令集以及通过所述网络适配器向连接到所述网络接口的设备反馈交易数据处理结果的指令集。

8.一种存储级存储装置，其特征在于，包括电路基板和集成到所述电路基板的第一接口、第一DRAM芯片组、第一内存控制器、大容量存储单元、第一内部总线、第二接口、第二DRAM芯片组、第二内存控制器及第二内部总线，且所述存储装置通过所述第一接口与嵌入式处理器连接、通过所述第二接口与图形处理器连接；

所述第一内存控制器、第一接口、第一DRAM芯片组、大容量存储单元分别与所述第一内部总线连接，且所述第一内存控制器在所述第一接口接收到所述嵌入式处理器的第一读写请求时，从所述第一DRAM芯片组获取与所述第一读写请求对应的指令集并将所述第一读写请求对应的指令集通过第一接口发送给所述嵌入式处理器，以及将所述嵌入式处理器的执行结果写入到所述第一DRAM芯片组；

所述大容量存储单元包括用于存储应用程序及数据的第一存储区，所述第一内存控制器在所述第一DRAM芯片组中的指令集符合第一预设条件时，从所述第一存储区获取与所述第一DRAM芯片组中的指令集相对应的后续的指令集并搬移到所述第一DRAM芯片组；

所述第二内存控制器、第二接口、第二DRAM芯片组及大容量存储单元分别与所述第二内部总线连接，且所述第二内存控制器在接收到所述图形处理器的第二读写请求时，从所述第二DRAM芯片组获取所述第二读写请求对应的指令集，并将所述第二读写请求对应的指令集通过第二接口发送给所述图形处理器，以及在所述第二DRAM芯片组中的指令集符合第二预设条件时，从所述大容量存储单元的第一存储区中获取与所述第二DRAM芯片组中的指令集相对应的后续指令集并搬移到所述第二DRAM芯片组。

9.根据权利要求8所述的存储级存储装置，其特征在于，所述存储装置还包括第三接口、第三DRAM芯片组、第三内存控制器及第三内部总线，所述存储装置通过所述第三接口与AI处理器连接；

所述第三内存控制器、第三接口、第三DRAM芯片组及大容量存储器分别与所述第三内部总线连接，且所述第三内存控制器在接收到与所述AI处理器的第三读写请求时，从所述第三DRAM芯片组获取所述第三读写请求对应的指令集并将所述第三读写请求对应的指令集通过第三接口发送给所述AI处理器，以及在所述第三DRAM芯片组中的指令集符合第三预设条件时，从所述大容量存储器的第一存储区中获取与所述第三DRAM芯片组中的指令集相对应的后续指令集并搬移到所述第三DRAM芯片组。

10.一种计算机模块，其特征在于，包括主处理器、主内存总线和如权利要求8或9所述的存储级存储装置，所述主处理器和存储级存储装置分别连接到所述主内存总线；

所述大容量存储单元还包括用于存储操作系统数据的第二存储区，所述第一内存控制器还用于在所述存储装置上电时，直接将所述第二存储区的操作系统数据搬移到所述第一DRAM芯片组。

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