JPH04312943A - 半導体チップの実装方法 - Google Patents
半導体チップの実装方法Info
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- JPH04312943A JPH04312943A JP7367091A JP7367091A JPH04312943A JP H04312943 A JPH04312943 A JP H04312943A JP 7367091 A JP7367091 A JP 7367091A JP 7367091 A JP7367091 A JP 7367091A JP H04312943 A JPH04312943 A JP H04312943A
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 238000012360 testing method Methods 0.000 abstract description 23
- 230000002950 deficient Effects 0.000 abstract description 10
- 230000008439 repair process Effects 0.000 abstract description 6
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 2
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- 238000007789 sealing Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体チップの実装方
法に関する。
法に関する。
【０００２】
【従来の技術】例えばフリップチップ方式と呼ばれる半
導体チップの実装技術では、半導体チップを基板の上面
に、半導体チップの下面に設けられたバンプ電極を基板
の上面に設けられた電極に半田を介して接合させて、搭
載するようにしている。
導体チップの実装技術では、半導体チップを基板の上面
に、半導体チップの下面に設けられたバンプ電極を基板
の上面に設けられた電極に半田を介して接合させて、搭
載するようにしている。
【０００３】ところで、このような半導体チップの実装
技術では、例えば１２５℃の温度下で２４時間のバーン
イン工程を終えた後に半導体チップの良否を判定する場
合、半導体チップを単体の状態で良否判定のためのテス
ト装置と電気的に接続するのが極めて困難である関係か
ら、一般に、半導体チップを基板に搭載し、この状態で
バーンイン工程を行い、この後基板をテスト装置と電気
的に接続して良否判定のためのテストを行っている。
技術では、例えば１２５℃の温度下で２４時間のバーン
イン工程を終えた後に半導体チップの良否を判定する場
合、半導体チップを単体の状態で良否判定のためのテス
ト装置と電気的に接続するのが極めて困難である関係か
ら、一般に、半導体チップを基板に搭載し、この状態で
バーンイン工程を行い、この後基板をテスト装置と電気
的に接続して良否判定のためのテストを行っている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体チップの実装技術では、テストの結果
半導体チップが不良品と判定された場合、不良品と判定
された半導体チップを新たな半導体チップと交換するリ
ペア工程を実施し、この後再度バーンインおよびテスト
を行うこととなり、しかもこの再度のバーンインおよび
テストによって半導体チップが良品と判定されるとは限
らず、また基板に複数の半導体チップが搭載され、その
うちの少なくとも１つが不良品と判定された場合、良品
の半導体チップについてバーンインおよびテストが重複
されることとなり、したがって半導体チップ良否判定作
業効率が極めて悪く、コスト高になってしまうという問
題があった。この発明の目的は、半導体チップ良否判定
作業効率の向上を図ることのできる半導体チップの実装
方法を提供することにある。
このような半導体チップの実装技術では、テストの結果
半導体チップが不良品と判定された場合、不良品と判定
された半導体チップを新たな半導体チップと交換するリ
ペア工程を実施し、この後再度バーンインおよびテスト
を行うこととなり、しかもこの再度のバーンインおよび
テストによって半導体チップが良品と判定されるとは限
らず、また基板に複数の半導体チップが搭載され、その
うちの少なくとも１つが不良品と判定された場合、良品
の半導体チップについてバーンインおよびテストが重複
されることとなり、したがって半導体チップ良否判定作
業効率が極めて悪く、コスト高になってしまうという問
題があった。この発明の目的は、半導体チップ良否判定
作業効率の向上を図ることのできる半導体チップの実装
方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、上面電極、
下面電極およびこれらの電極を接続するスルホールを多
数備えたサブ基板の上面に複数の半導体チップを前記上
面電極に接続させて搭載し、次いで前記複数の半導体チ
ップの良否を判定し、次いで前記サブ基板を切断し、次
いで良品と判定された１または複数の半導体チップの搭
載された切断サブ基板からなる半導体モジュールをメイ
ン基板の上面に前記切断サブ基板の前記下面電極を前記
メイン基板の上面に設けられた電極に接続させて搭載す
るようにしたものである。
下面電極およびこれらの電極を接続するスルホールを多
数備えたサブ基板の上面に複数の半導体チップを前記上
面電極に接続させて搭載し、次いで前記複数の半導体チ
ップの良否を判定し、次いで前記サブ基板を切断し、次
いで良品と判定された１または複数の半導体チップの搭
載された切断サブ基板からなる半導体モジュールをメイ
ン基板の上面に前記切断サブ基板の前記下面電極を前記
メイン基板の上面に設けられた電極に接続させて搭載す
るようにしたものである。
【０００６】
【作用】この発明によれば、サブ基板に複数の半導体チ
ップを搭載しているので、この状態でバーンイン工程を
行い、この後サブ基板をテスト装置と電気的に接続して
良否判定のためのテストを行うことができ、しかも複数
の半導体チップの良否を判定した後にサブ基板を切断し
、次いで良品と判定された１または複数の半導体チップ
の搭載された切断サブ基板からなる半導体モジュールを
メイン基板の上面に搭載しているので、この後に半導体
チップの良否を判定する必要がなく、したがってバーン
インおよびテストが１回で済むばかりでなく、半導体チ
ップの不良品を良品と交換するリペア工程が不要となり
、ひいては半導体チップ良否判定作業効率の向上を図る
ことができる。
ップを搭載しているので、この状態でバーンイン工程を
行い、この後サブ基板をテスト装置と電気的に接続して
良否判定のためのテストを行うことができ、しかも複数
の半導体チップの良否を判定した後にサブ基板を切断し
、次いで良品と判定された１または複数の半導体チップ
の搭載された切断サブ基板からなる半導体モジュールを
メイン基板の上面に搭載しているので、この後に半導体
チップの良否を判定する必要がなく、したがってバーン
インおよびテストが１回で済むばかりでなく、半導体チ
ップの不良品を良品と交換するリペア工程が不要となり
、ひいては半導体チップ良否判定作業効率の向上を図る
ことができる。
【０００７】
【実施例】図１はこの発明の一実施例における半導体チ
ップの実装方法によって実装された半導体チップの実装
構造を示したものである。そこで、まず、図１に示す半
導体チップの実装構造について説明する。
ップの実装方法によって実装された半導体チップの実装
構造を示したものである。そこで、まず、図１に示す半
導体チップの実装構造について説明する。
【０００８】図１に示す半導体チップの実装構造では、
セラミックや樹脂等からなるメイン基板１の上面に半導
体モジュール２が搭載されている。メイン基板１は、上
面に電極１１が複数設けられた構造となっている。半導
体モジュール２は、セラミックや樹脂等からなる切断サ
ブ基板３の上面に半導体チップ４が搭載された構造とな
っている。切断サブ基板３は、上面に上面電極２１が複
数設けられ、下面に下面電極２２が複数設けられ、それ
ぞれ対応する上面電極２１と下面電極２２とがスルホー
ル２３によって接続された構造であって、下面電極２２
がメイン基板１の電極１１に半田２４を介して接合され
ているとともに、この接合部分を封止樹脂２５によって
封止された状態で、メイン基板１の上面に搭載されてい
る。半導体チップ４は、下面にバンプ電極３１が複数設
けられた構造であって、バンプ電極３１が切断サブ基板
３の上面電極２１に半田３２を介して接合されていると
ともに、この接合部分を封止樹脂３３によって封止され
た状態で、切断サブ基板３の上面に搭載されている。
セラミックや樹脂等からなるメイン基板１の上面に半導
体モジュール２が搭載されている。メイン基板１は、上
面に電極１１が複数設けられた構造となっている。半導
体モジュール２は、セラミックや樹脂等からなる切断サ
ブ基板３の上面に半導体チップ４が搭載された構造とな
っている。切断サブ基板３は、上面に上面電極２１が複
数設けられ、下面に下面電極２２が複数設けられ、それ
ぞれ対応する上面電極２１と下面電極２２とがスルホー
ル２３によって接続された構造であって、下面電極２２
がメイン基板１の電極１１に半田２４を介して接合され
ているとともに、この接合部分を封止樹脂２５によって
封止された状態で、メイン基板１の上面に搭載されてい
る。半導体チップ４は、下面にバンプ電極３１が複数設
けられた構造であって、バンプ電極３１が切断サブ基板
３の上面電極２１に半田３２を介して接合されていると
ともに、この接合部分を封止樹脂３３によって封止され
た状態で、切断サブ基板３の上面に搭載されている。
【０００９】次に、図１に示すように実装する場合につ
いて説明する。この場合には、まず図２に示すように、
サブ基板３ａとして、半導体チップ４を複数搭載するこ
とができるように、ある程度大きいものを用意する。こ
のサブ基板３ａにおける半導体チップ４の実装構造は、
基本的には図１に示す切断サブ基板３と同様の実装構造
であるが、図示しないテスト装置と電気的に接続するこ
とができるようになっている。このため、サブ基板３ａ
の上面の一端部には複数の外部接続端子４１が設けられ
、また図示していないが、サブ基板３ａの上面には外部
接続端子４１と上面電極２１（図１参照）とを接続する
配線が設けられている。この場合の外部接続端子４１の
数は、配線をすべての半導体チップ４に対して共有化す
ることにより、半導体チップ４の搭載数をＡとし、半導
体チップ４のバンプ電極３１の数をＢとすると、例えば
（Ａ＋Ｂ−１）とかなり少ない数で済む。
いて説明する。この場合には、まず図２に示すように、
サブ基板３ａとして、半導体チップ４を複数搭載するこ
とができるように、ある程度大きいものを用意する。こ
のサブ基板３ａにおける半導体チップ４の実装構造は、
基本的には図１に示す切断サブ基板３と同様の実装構造
であるが、図示しないテスト装置と電気的に接続するこ
とができるようになっている。このため、サブ基板３ａ
の上面の一端部には複数の外部接続端子４１が設けられ
、また図示していないが、サブ基板３ａの上面には外部
接続端子４１と上面電極２１（図１参照）とを接続する
配線が設けられている。この場合の外部接続端子４１の
数は、配線をすべての半導体チップ４に対して共有化す
ることにより、半導体チップ４の搭載数をＡとし、半導
体チップ４のバンプ電極３１の数をＢとすると、例えば
（Ａ＋Ｂ−１）とかなり少ない数で済む。
【００１０】次に、サブ基板３ａの上面に半導体チップ
４を図１に示す要領で複数搭載する。そして、この状態
において、例えば１２５℃の温度下で２４時間のバーイ
ン工程を行う。この後、サブ基板３ａの外部接続端子４
１をテスト装置と電気的に接続し、良否判定のためのテ
ストを行い、複数の半導体チップ４の各良否を判定する
。複数の半導体チップ４の各良否を判定したら、サブ基
板３ａを１または複数の所定個所の半導体チップ４ごと
に切断するための前処理として、図２において一点鎖線
で示すように、サブ基板３ａの上面にスクライブライン
４２を施す。同図においては、１個の半導体チップ４ご
とに切断する場合を示した。次に、スクライブライン４
２に沿ってサブ基板３ａを切断し、図１に示すように、
例えば１個の半導体チップ４が搭載された切断サブ基板
３からなる半導体モジュール２を複数形成する。このよ
うにして得られた半導体モジュール２では、既にバーン
インおよびテストを終えて半導体チップ４の良否が判定
しているので、良品のみを選別する。次に、良品と判定
された半導体チップ４を備えた半導体モジュール２を、
図１に示すように、メイン基板１の上面に搭載する。
４を図１に示す要領で複数搭載する。そして、この状態
において、例えば１２５℃の温度下で２４時間のバーイ
ン工程を行う。この後、サブ基板３ａの外部接続端子４
１をテスト装置と電気的に接続し、良否判定のためのテ
ストを行い、複数の半導体チップ４の各良否を判定する
。複数の半導体チップ４の各良否を判定したら、サブ基
板３ａを１または複数の所定個所の半導体チップ４ごと
に切断するための前処理として、図２において一点鎖線
で示すように、サブ基板３ａの上面にスクライブライン
４２を施す。同図においては、１個の半導体チップ４ご
とに切断する場合を示した。次に、スクライブライン４
２に沿ってサブ基板３ａを切断し、図１に示すように、
例えば１個の半導体チップ４が搭載された切断サブ基板
３からなる半導体モジュール２を複数形成する。このよ
うにして得られた半導体モジュール２では、既にバーン
インおよびテストを終えて半導体チップ４の良否が判定
しているので、良品のみを選別する。次に、良品と判定
された半導体チップ４を備えた半導体モジュール２を、
図１に示すように、メイン基板１の上面に搭載する。
【００１１】このように、この半導体チップの実装方法
では、切断前のサブ基板３ａに複数の半導体チップ４を
搭載しているので、この状態でバーンイン工程を行い、
この後サブ基板３ａをテスト装置と電気的に接続して良
否判定のためのテストを行うことができ、しかも複数の
半導体チップ４の良否を判定した後にサブ基板３ａを切
断し、次いで良品と判定された半導体チップ４の搭載さ
れた切断サブ基板３からなる半導体モジュール２をメイ
ン基板１の上面に搭載しているので、この後に半導体チ
ップ４の良否を判定する必要がなく、したがってバーン
インおよびテストが１回で済むばかりでなく、半導体チ
ップ４の不良品を良品と交換するリペア工程が不要とな
り、ひいては半導体チップ良否判定作業効率が向上し、
コストの低減を図ることができる。
では、切断前のサブ基板３ａに複数の半導体チップ４を
搭載しているので、この状態でバーンイン工程を行い、
この後サブ基板３ａをテスト装置と電気的に接続して良
否判定のためのテストを行うことができ、しかも複数の
半導体チップ４の良否を判定した後にサブ基板３ａを切
断し、次いで良品と判定された半導体チップ４の搭載さ
れた切断サブ基板３からなる半導体モジュール２をメイ
ン基板１の上面に搭載しているので、この後に半導体チ
ップ４の良否を判定する必要がなく、したがってバーン
インおよびテストが１回で済むばかりでなく、半導体チ
ップ４の不良品を良品と交換するリペア工程が不要とな
り、ひいては半導体チップ良否判定作業効率が向上し、
コストの低減を図ることができる。
【００１２】なお、上記実施例では、切断サブ基板３の
下面電極２２をメイン基板１の電極１１に半田２４を介
して接合するとともに、この接合部分を封止樹脂２５に
よって封止しているが、これに限定されるものではない
。例えば、図３に示すように、異方導電性接着剤５１に
より、切断サブ基板３の下面電極２２をメイン基板１の
電極１１に接合するとともに、この接合部分を封止する
ようにしてもよい。また、図示していないが、同じく異
方導電性接着剤により、半導体チップ４のバンプ電極３
１をサブ基板３ａの上面電極２１に接合するとともに、
この接合部分を封止するようにしてもよい。
下面電極２２をメイン基板１の電極１１に半田２４を介
して接合するとともに、この接合部分を封止樹脂２５に
よって封止しているが、これに限定されるものではない
。例えば、図３に示すように、異方導電性接着剤５１に
より、切断サブ基板３の下面電極２２をメイン基板１の
電極１１に接合するとともに、この接合部分を封止する
ようにしてもよい。また、図示していないが、同じく異
方導電性接着剤により、半導体チップ４のバンプ電極３
１をサブ基板３ａの上面電極２１に接合するとともに、
この接合部分を封止するようにしてもよい。
【００１３】
【発明の効果】以上説明したように、この発明によれば
、サブ基板に複数の半導体チップを搭載しているので、
この状態でバーンイン工程を行い、この後サブ基板をテ
スト装置と電気的に接続して良否判定のためのテストを
行うことができ、しかも複数の半導体チップの良否を判
定した後にサブ基板を切断し、次いで良品と判定された
１または複数の半導体チップの搭載された切断サブ基板
からなる半導体モジュールをメイン基板の上面に搭載し
ているので、この後に半導体チップの良否を判定する必
要がなく、したがってバーンインおよびテストが１回で
済むばかりでなく、半導体チップの不良品を良品と交換
するリペア工程が不要となり、ひいては半導体チップ良
否判定作業効率が向上し、コストの低減を図ることがで
きる。
、サブ基板に複数の半導体チップを搭載しているので、
この状態でバーンイン工程を行い、この後サブ基板をテ
スト装置と電気的に接続して良否判定のためのテストを
行うことができ、しかも複数の半導体チップの良否を判
定した後にサブ基板を切断し、次いで良品と判定された
１または複数の半導体チップの搭載された切断サブ基板
からなる半導体モジュールをメイン基板の上面に搭載し
ているので、この後に半導体チップの良否を判定する必
要がなく、したがってバーンインおよびテストが１回で
済むばかりでなく、半導体チップの不良品を良品と交換
するリペア工程が不要となり、ひいては半導体チップ良
否判定作業効率が向上し、コストの低減を図ることがで
きる。
【図１】この発明の一実施例における半導体チップの実
装方法によって実装された半導体チップの実装構造を示
す断面図。
装方法によって実装された半導体チップの実装構造を示
す断面図。
【図２】サブ基板の上面に複数の半導体チップが搭載さ
れた状態を示す平面図。
れた状態を示す平面図。
【図３】この発明の他の実施例における半導体チップの
実装方法によって実装された半導体チップの実装構造を
示す断面図。
実装方法によって実装された半導体チップの実装構造を
示す断面図。
１ メイン基板
２ 半導体モジュール
３ 切断サブ基板
３ａ サブ基板
４ 半導体チップ
１１ 電極
２１ 上面電極
２２ 下面電極
２３ スルホール
３１ バンプ電極
Claims (1)
- 【請求項１】 上面電極、下面電極およびこれらの電
極を接続するスルホールを多数備えたサブ基板の上面に
複数の半導体チップを前記上面電極に接続させて搭載し
、次いで前記複数の半導体チップの良否を判定し、次い
で前記サブ基板を切断し、次いで良品と判定された１ま
たは複数の半導体チップの搭載された切断サブ基板から
なる半導体モジュールをメイン基板の上面に前記切断サ
ブ基板の前記下面電極を前記メイン基板の上面に設けら
れた電極に接続させて搭載することを特徴とする半導体
チップの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7367091A JPH04312943A (ja) | 1991-03-14 | 1991-03-14 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7367091A JPH04312943A (ja) | 1991-03-14 | 1991-03-14 | 半導体チップの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312943A true JPH04312943A (ja) | 1992-11-04 |
Family
ID=13524910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7367091A Pending JPH04312943A (ja) | 1991-03-14 | 1991-03-14 | 半導体チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243223A (ja) * | 2007-06-08 | 2007-09-20 | Hitachi Chem Co Ltd | 電子部品実装構造体 |
-
1991
- 1991-03-14 JP JP7367091A patent/JPH04312943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243223A (ja) * | 2007-06-08 | 2007-09-20 | Hitachi Chem Co Ltd | 電子部品実装構造体 |
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