JPH04294575A - 高周波半導体集積回路 - Google Patents
高周波半導体集積回路Info
- Publication number
- JPH04294575A JPH04294575A JP8344891A JP8344891A JPH04294575A JP H04294575 A JPH04294575 A JP H04294575A JP 8344891 A JP8344891 A JP 8344891A JP 8344891 A JP8344891 A JP 8344891A JP H04294575 A JPH04294575 A JP H04294575A
- Authority
- JP
- Japan
- Prior art keywords
- area
- capacitor
- integrated circuit
- semiconductor integrated
- layer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000001965 increasing effect Effects 0.000 abstract description 14
- 230000000694 effects Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマイクロ波帯，ミリ波帯等の高周波帯で使用する高
周波半導体集積回路に関する。
特にマイクロ波帯，ミリ波帯等の高周波帯で使用する高
周波半導体集積回路に関する。
【０００２】
【従来の技術】従来の容量，誘導性インダクタ，ＦＥＴ
等の半導体素子で構成される高周波半導体集積回路では
、容量として図６及び図７に示す構成が用いられている
。図７は平面図、図６は図７のＢ−Ｂ線拡大断面図であ
る。これらの図において、１は半導体基板であり、この
半導体基板１の表面の絶縁膜上に下層配線２を形成し、
この上に設けた誘電体膜４を介して上層配線３を形成し
たＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａ
ｌ）構造となっている。このような容量では、容量の設
計値Ｃは、Ｃ＝Ｋ・εｒ ・Ｓ／ｄで示される。但し、
Ｋ：定数，εｒ ：比誘電率，Ｓ：表面積，ｄ：電極間
に用いる誘電体の厚さである。
等の半導体素子で構成される高周波半導体集積回路では
、容量として図６及び図７に示す構成が用いられている
。図７は平面図、図６は図７のＢ−Ｂ線拡大断面図であ
る。これらの図において、１は半導体基板であり、この
半導体基板１の表面の絶縁膜上に下層配線２を形成し、
この上に設けた誘電体膜４を介して上層配線３を形成し
たＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａ
ｌ）構造となっている。このような容量では、容量の設
計値Ｃは、Ｃ＝Ｋ・εｒ ・Ｓ／ｄで示される。但し、
Ｋ：定数，εｒ ：比誘電率，Ｓ：表面積，ｄ：電極間
に用いる誘電体の厚さである。
【０００３】
【発明が解決しようとする課題】上述した従来の容量で
は、比誘電率εｒ は使用する誘電体材料で決定され、
誘電体の厚さｄは容量の耐圧に比例するのであまり小さ
くできない。このため、表面積Ｓを大きくする設計がな
されているが、容量値が大きくなるとＩＣチップの面積
に占める容量の面積が大きくなり、したがって大きさに
制約があるＩＣチップの場合にはレイアウト設計に大き
な支障をもたらす。又、チップの小型化という点で不利
であり、チップサイズが大きくなる事によりＩＣチップ
の理論収量が減少し製造効率が悪くなるという問題があ
る。本発明の目的は容量の面積を大きくすることなく容
量値を大きくすることができる容量を備えた高周波半導
体集積回路を提供することにある。
は、比誘電率εｒ は使用する誘電体材料で決定され、
誘電体の厚さｄは容量の耐圧に比例するのであまり小さ
くできない。このため、表面積Ｓを大きくする設計がな
されているが、容量値が大きくなるとＩＣチップの面積
に占める容量の面積が大きくなり、したがって大きさに
制約があるＩＣチップの場合にはレイアウト設計に大き
な支障をもたらす。又、チップの小型化という点で不利
であり、チップサイズが大きくなる事によりＩＣチップ
の理論収量が減少し製造効率が悪くなるという問題があ
る。本発明の目的は容量の面積を大きくすることなく容
量値を大きくすることができる容量を備えた高周波半導
体集積回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の表面に凹凸を設け、この凹凸上に下層
配線、誘電体膜、上層配線を積層した構成の容量を設け
ている。この凹凸は、その平面形状を縞状、環状、枡目
状のいずれか或いはこれらを組み合わせた形状が採用さ
れる。
は、半導体基板の表面に凹凸を設け、この凹凸上に下層
配線、誘電体膜、上層配線を積層した構成の容量を設け
ている。この凹凸は、その平面形状を縞状、環状、枡目
状のいずれか或いはこれらを組み合わせた形状が採用さ
れる。
【０００５】
【作用】本発明によれば、凹凸によって平面面積を増大
することなく上下の配線の対向面積を増大し、小さな平
面面積で大きな容量値の容量を形成することが可能とな
る。
することなく上下の配線の対向面積を増大し、小さな平
面面積で大きな容量値の容量を形成することが可能とな
る。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１及び図２は本発明の第１実施例を示しており、
図２はその平面図、図１は図２のＡ−Ａ線拡大断面図で
ある。これらの図において、半導体基板１の表面には平
面形状が複数本の縞状をした凹凸５をエッチング手法等
により形成している。ここでは、半導体基板１の表面に
逆台形の溝を形成することで略波状をした凹凸５を形成
している。そして、この凹凸５の表面に設けた絶縁膜（
図示せず）上に選択Ａｕメッキ等で下層配線２を形成し
、この上に極薄い誘電体膜４を介して同様に選択Ａｕメ
ッキ等で上層配線３を形成し、ＭＩＭ構造の容量を形成
している。尚、図２において、斜線部が凸を示している
。
る。図１及び図２は本発明の第１実施例を示しており、
図２はその平面図、図１は図２のＡ−Ａ線拡大断面図で
ある。これらの図において、半導体基板１の表面には平
面形状が複数本の縞状をした凹凸５をエッチング手法等
により形成している。ここでは、半導体基板１の表面に
逆台形の溝を形成することで略波状をした凹凸５を形成
している。そして、この凹凸５の表面に設けた絶縁膜（
図示せず）上に選択Ａｕメッキ等で下層配線２を形成し
、この上に極薄い誘電体膜４を介して同様に選択Ａｕメ
ッキ等で上層配線３を形成し、ＭＩＭ構造の容量を形成
している。尚、図２において、斜線部が凸を示している
。
【０００７】この構成では、半導体基板１の凹凸５によ
って下層配線２と上層配線３との対向面積を増大し、こ
れにより容量の面積Ｓを増大することができる。したが
って、同じ平面面積で数倍の容量値の容量が構成でき、
或いは同じ容量値で小面積の容量が構成でき、必要とさ
れる容量値を確保した上でチップサイズの小さな高周波
半導体集積回路が実現できる。因に、この構成では従来
と同じ容量値を得るための面積を１／２に縮小できる。
って下層配線２と上層配線３との対向面積を増大し、こ
れにより容量の面積Ｓを増大することができる。したが
って、同じ平面面積で数倍の容量値の容量が構成でき、
或いは同じ容量値で小面積の容量が構成でき、必要とさ
れる容量値を確保した上でチップサイズの小さな高周波
半導体集積回路が実現できる。因に、この構成では従来
と同じ容量値を得るための面積を１／２に縮小できる。
【０００８】図３は本発明の第２実施例の平面図であり
、そのＡ−Ａ線断面構造は図１と同様である。この実施
例では、半導体基板１の凹凸５の平面形状を正方形の枠
状、換言すれば角形の環状に形成している。尚、斜線部
が凸である。この実施例においても、凹凸５によって容
量の面積が増大し、平面面積を大きくすることなく、容
量面積を大きくして容量値の大きな容量を構成すること
ができる。因に、この構成では従来と同じ容量値を得る
ための面積を１／４に縮小できる。
、そのＡ−Ａ線断面構造は図１と同様である。この実施
例では、半導体基板１の凹凸５の平面形状を正方形の枠
状、換言すれば角形の環状に形成している。尚、斜線部
が凸である。この実施例においても、凹凸５によって容
量の面積が増大し、平面面積を大きくすることなく、容
量面積を大きくして容量値の大きな容量を構成すること
ができる。因に、この構成では従来と同じ容量値を得る
ための面積を１／４に縮小できる。
【０００９】図４は本発明の第３実施例の平面図であり
、そのＡ−Ａ線断面構造は図１と同じである。この実施
例では、凹凸５の平面形状を円環状に形成している点が
第２実施例と相違しているが、他の構成は同じであり、
第２実施例と同様の効果を得ることができる。
、そのＡ−Ａ線断面構造は図１と同じである。この実施
例では、凹凸５の平面形状を円環状に形成している点が
第２実施例と相違しているが、他の構成は同じであり、
第２実施例と同様の効果を得ることができる。
【００１０】図５は本発明の第４実施例の平面図であり
、ここでは凹凸５の平面形状を枡目状に形成している。 同図のＡ−Ａ線断面構造は図１と同じである。この実施
例においても、前記各実施例と同様の効果を得ることが
できる。尚、前記図２乃至図５の平面形状を適宜組み合
わせてもよいのは勿論であり、或いは前記図２乃至図５
以外の平面形状に構成してもよいことは言うまでもない
。
、ここでは凹凸５の平面形状を枡目状に形成している。 同図のＡ−Ａ線断面構造は図１と同じである。この実施
例においても、前記各実施例と同様の効果を得ることが
できる。尚、前記図２乃至図５の平面形状を適宜組み合
わせてもよいのは勿論であり、或いは前記図２乃至図５
以外の平面形状に構成してもよいことは言うまでもない
。
【００１１】
【発明の効果】以上説明した様に本発明は、半導体基板
の表面に設けた凹凸上に下層配線、誘電体膜、上層配線
を積層して容量を構成しているので、平面面積を増大す
ることなく上下の配線の対向面積を増大し、小さな平面
面積で大きな容量値の容量を形成することが可能となる
。これにより、容量の平面寸法を小型化して半導体集積
回路のレイアウト設計の自由度を広げ、従来形成が困難
であった容量値の大きな回路素子を持つ高周波回路のレ
イアウト設計も可能となる。又、同じ容量を持つ回路で
はＩＣチップ自体の大きさも縮小でき、１ウェハ当たり
の理論収量も大きく増加し、チップの原価を低減する事
ができるという効果もある。
の表面に設けた凹凸上に下層配線、誘電体膜、上層配線
を積層して容量を構成しているので、平面面積を増大す
ることなく上下の配線の対向面積を増大し、小さな平面
面積で大きな容量値の容量を形成することが可能となる
。これにより、容量の平面寸法を小型化して半導体集積
回路のレイアウト設計の自由度を広げ、従来形成が困難
であった容量値の大きな回路素子を持つ高周波回路のレ
イアウト設計も可能となる。又、同じ容量を持つ回路で
はＩＣチップ自体の大きさも縮小でき、１ウェハ当たり
の理論収量も大きく増加し、チップの原価を低減する事
ができるという効果もある。
【図１】本発明の第１実施例の断面図であり、図２乃至
図５の各Ａ−Ａ線断面構造に相当する図である。
図５の各Ａ−Ａ線断面構造に相当する図である。
【図２】本発明の第１実施例の平面図である。
【図３】本発明の第２実施例の平面図である。
【図４】本発明の第３実施例の平面図である。
【図５】本発明の第４実施例の平面図である。
【図６】従来の容量の断面図であり、図７のＢ−Ｂ線に
沿う拡大断面図である。
沿う拡大断面図である。
【図７】従来の容量の平面図である。
１ 半導体基板
２ 下層配線
３ 上層配線
４ 誘電体膜
５ 凹凸
Claims (2)
- 【請求項１】 半導体基板の表面上に下層配線、誘電
体膜、上層配線を積層した構成の容量を有する高周波半
導体集積回路において、前記半導体基板の表面に凹凸を
設け、この凹凸上に前記容量を配設したことを特徴とす
る高周波半導体装置集積回路。 - 【請求項２】 凹凸の平面形状を縞状、環状、枡目状
のいずれか或いはこれらを組み合わせた形状にしてなる
請求項１の高周波半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344891A JPH04294575A (ja) | 1991-03-23 | 1991-03-23 | 高周波半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344891A JPH04294575A (ja) | 1991-03-23 | 1991-03-23 | 高周波半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294575A true JPH04294575A (ja) | 1992-10-19 |
Family
ID=13802725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8344891A Pending JPH04294575A (ja) | 1991-03-23 | 1991-03-23 | 高周波半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004533106A (ja) * | 2000-10-05 | 2004-10-28 | モトローラ・インコーポレイテッド | 半導体部品の製造方法およびその半導体部品 |
-
1991
- 1991-03-23 JP JP8344891A patent/JPH04294575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004533106A (ja) * | 2000-10-05 | 2004-10-28 | モトローラ・インコーポレイテッド | 半導体部品の製造方法およびその半導体部品 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10403710B2 (en) | 3D-capacitor structure | |
| KR100267413B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4256575B2 (ja) | バイアホールを備えた高周波受動回路および高周波増幅器 | |
| US6969680B2 (en) | Method for making shielded capacitor structure | |
| US7403370B2 (en) | Capacitor parts | |
| US11862834B2 (en) | Distributed LC filter structure | |
| EP3493284B1 (en) | Shielded mom capacitor | |
| US7633368B2 (en) | On-chip inductor | |
| WO2022160594A1 (zh) | 半导体结构 | |
| TW412830B (en) | Semiconductor integrated circuit device with capacitor formed under bonding pad | |
| US20240186240A1 (en) | Series inductors | |
| JPH07297609A (ja) | 半導体装置 | |
| JP2000124403A (ja) | 半導体装置 | |
| US8154847B2 (en) | Capacitor structure | |
| JPH04294575A (ja) | 高周波半導体集積回路 | |
| US7502218B2 (en) | Multi-terminal capacitor | |
| JPH02231755A (ja) | Ｍｉｍ容量を備えたモノリシック集積回路 | |
| JPH0661058A (ja) | 半導体集積回路装置 | |
| KR100744464B1 (ko) | 집적형 인덕터 및 그 제조방법 | |
| US12040352B2 (en) | Semiconductor structure | |
| US6952044B2 (en) | Monolithic bridge capacitor | |
| CN111900251B (zh) | Mom电容器及半导体元件 | |
| JP3176730B2 (ja) | キャパシタの製法 | |
| TWI518864B (zh) | 變容器 | |
| JP2003124329A (ja) | 容量素子 |