JPH04291949A - 半導体装置の実装装置 - Google Patents
半導体装置の実装装置Info
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- JPH04291949A JPH04291949A JP8040391A JP8040391A JPH04291949A JP H04291949 A JPH04291949 A JP H04291949A JP 8040391 A JP8040391 A JP 8040391A JP 8040391 A JP8040391 A JP 8040391A JP H04291949 A JPH04291949 A JP H04291949A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の実装装置
、特に、ペルチェ素子と組み合わせた半導体装置の実装
装置に関する。
、特に、ペルチェ素子と組み合わせた半導体装置の実装
装置に関する。
【０００２】
【従来の技術】情報サービスの拡大にともない情報量が
増大し、そのため、数Ｇｂ／ｓ程度の高速光通信システ
ムが構築されつつあり、その光通信システムに用いる光
源として１０ＧＨｚ以上の超高速応答が得られる半導体
レーザや、同様に超高速応答が得られる光変調器等の半
導体電気光学装置が開発されている。このような半導体
電気光学装置を使用するにあたっては、特性の変動を防
ぐために装置を一定温度に維持する必要があり、従来か
ら、ペルチェ素子と組み合わせた実装装置が知られてい
る。
増大し、そのため、数Ｇｂ／ｓ程度の高速光通信システ
ムが構築されつつあり、その光通信システムに用いる光
源として１０ＧＨｚ以上の超高速応答が得られる半導体
レーザや、同様に超高速応答が得られる光変調器等の半
導体電気光学装置が開発されている。このような半導体
電気光学装置を使用するにあたっては、特性の変動を防
ぐために装置を一定温度に維持する必要があり、従来か
ら、ペルチェ素子と組み合わせた実装装置が知られてい
る。
【０００３】図５（Ａ）、（Ｂ）は、従来の半導体レー
ザ実装装置の構成説明図である。この図において、３１
は金属ケース、３２は半田層、３３、３５はペルチェ素
子の電極、３４はペルチェ素子、３６は絶縁性接着剤層
、３７はレーザダイオード（ＬＤ）キャリア、３８はＬ
Ｄ、３９はセラミック基板、４０はメタライズ層、４１
は絶縁体、４２、４３はリード、４４、４５、４６はワ
イヤである。
ザ実装装置の構成説明図である。この図において、３１
は金属ケース、３２は半田層、３３、３５はペルチェ素
子の電極、３４はペルチェ素子、３６は絶縁性接着剤層
、３７はレーザダイオード（ＬＤ）キャリア、３８はＬ
Ｄ、３９はセラミック基板、４０はメタライズ層、４１
は絶縁体、４２、４３はリード、４４、４５、４６はワ
イヤである。
【０００４】この装置の断面を示す図５（Ａ）と、平面
を示す図５（Ｂ）を参照してその構成を説明する。
を示す図５（Ｂ）を参照してその構成を説明する。
【０００５】金属製ケース３１の底面に電極３３、３５
を備えるペルチェ素子３４が半田層３２によって固着さ
れている。そして、ペルチェ素子３４の上側の電極３５
の上に、絶縁性接着剤層３６によって銅等の熱伝導が良
好な金属で形成されたレーザダイオード（ＬＤ）キャリ
ア３７が接着されている。
を備えるペルチェ素子３４が半田層３２によって固着さ
れている。そして、ペルチェ素子３４の上側の電極３５
の上に、絶縁性接着剤層３６によって銅等の熱伝導が良
好な金属で形成されたレーザダイオード（ＬＤ）キャリ
ア３７が接着されている。
【０００６】このＬＤキャリア３７の上には、ＬＤ３８
と、上面にメタライズ層４０を有するセラミック基板３
９が固着されている。そして、ＬＤの上側の電極と、絶
縁体を貫通してケース３１の外に引き出されるリード４
２の間が、セラミック基板３９の上のメタライズ層４０
を介して、ワイヤ４５とワイヤ４４によって接続されて
いる。また、ＬＤ３８の他方の電極となる底面は、ＬＤ
キャリア７を介して、ワイヤ４６によってケース３１に
固定されているリード４３に接続されている。
と、上面にメタライズ層４０を有するセラミック基板３
９が固着されている。そして、ＬＤの上側の電極と、絶
縁体を貫通してケース３１の外に引き出されるリード４
２の間が、セラミック基板３９の上のメタライズ層４０
を介して、ワイヤ４５とワイヤ４４によって接続されて
いる。また、ＬＤ３８の他方の電極となる底面は、ＬＤ
キャリア７を介して、ワイヤ４６によってケース３１に
固定されているリード４３に接続されている。
【０００７】図６は、従来の半導体レーザ実装装置の等
価回路である。この回路で、Ｌ１ はワイヤ４４のイン
ダクタンス、Ｌ２ はワイヤ４５のインダクタンス、Ｌ
３ はワイヤ４６のインダクタンス、ＲＬＤはＬＤ３８
の内部抵抗、ＣＬＤはＬＤの容量、Ｃｓ はペルチェ素
子３４の電極３３、３５間の容量である。なお、この等
価回路においては、ＬＤキャリア７とペルチェ素子３４
の電極３５の間に形成される大きな容量はＣｓ に吸収
させて示している。
価回路である。この回路で、Ｌ１ はワイヤ４４のイン
ダクタンス、Ｌ２ はワイヤ４５のインダクタンス、Ｌ
３ はワイヤ４６のインダクタンス、ＲＬＤはＬＤ３８
の内部抵抗、ＣＬＤはＬＤの容量、Ｃｓ はペルチェ素
子３４の電極３３、３５間の容量である。なお、この等
価回路においては、ＬＤキャリア７とペルチェ素子３４
の電極３５の間に形成される大きな容量はＣｓ に吸収
させて示している。
【０００８】この従来の実装装置においては、この等価
回路に示されるように、ＬＤ３８を駆動する高周波を含
む電流は、リード４２側から、ワイヤ４４（Ｌ１ ）、
ワイヤ４５（Ｌ２ ）を通して供給され、ＬＤ３８（Ｒ
ＬＤ、ＣＬＤ）からはワイヤ４６（Ｌ３ ）を通してリ
ード４３に導かれる。なお、ペルチェ素子３４の電極３
３、３５には別途回路を形成して電流を供給し、ＬＤ３
８の温度を制御するようになっている。上記等価回路に
おけるパラメータの一例を挙げると、Ｌ１ ＝Ｌ３ ≒
２ｎＨ、Ｌ２ ≒０．５ｎＨ、ＲＬＤ≒３Ω、ＣＬＤ≒
２ｐＦ、Ｃｓ ≒２ｐＦである。
回路に示されるように、ＬＤ３８を駆動する高周波を含
む電流は、リード４２側から、ワイヤ４４（Ｌ１ ）、
ワイヤ４５（Ｌ２ ）を通して供給され、ＬＤ３８（Ｒ
ＬＤ、ＣＬＤ）からはワイヤ４６（Ｌ３ ）を通してリ
ード４３に導かれる。なお、ペルチェ素子３４の電極３
３、３５には別途回路を形成して電流を供給し、ＬＤ３
８の温度を制御するようになっている。上記等価回路に
おけるパラメータの一例を挙げると、Ｌ１ ＝Ｌ３ ≒
２ｎＨ、Ｌ２ ≒０．５ｎＨ、ＲＬＤ≒３Ω、ＣＬＤ≒
２ｐＦ、Ｃｓ ≒２ｐＦである。
【０００９】この実装装置においては、ＬＤ３８は放熱
をよくするため金属製のＬＤキャリア３７に載置され、
このＬＤキャリア３７とペルチェ素子３４の電極３５が
大きな面積で対向配置されているため、高周波を含むＬ
Ｄ駆動電流は、ＬＤキャリア３７とペルチェ素子３４の
上側の電極３５との間の大きな容量と、ペルチェ素子３
４の上側の電極３３と下側の電極３５の間に形成される
容量を通してケース３１に分岐して流れる。
をよくするため金属製のＬＤキャリア３７に載置され、
このＬＤキャリア３７とペルチェ素子３４の電極３５が
大きな面積で対向配置されているため、高周波を含むＬ
Ｄ駆動電流は、ＬＤキャリア３７とペルチェ素子３４の
上側の電極３５との間の大きな容量と、ペルチェ素子３
４の上側の電極３３と下側の電極３５の間に形成される
容量を通してケース３１に分岐して流れる。
【００１０】
【発明が解決しようとする課題】図７は、従来の半導体
レーザ実装装置の入力インピーダンスの周波数特性図で
ある。この図にみられるように、従来の半導体レーザ素
子をペルチェ素子上に組み立てた半導体レーザ実装装置
の一例においては、ペルチェ素子の電極間容量Ｃｓ と
半導体レーザ素子の配線から生じるインダクタンス成分
Ｌ３ で決まる共振が２〜５ＧＨｚの領域で生じ、入力
インピーダンスが大幅に増加する。
レーザ実装装置の入力インピーダンスの周波数特性図で
ある。この図にみられるように、従来の半導体レーザ素
子をペルチェ素子上に組み立てた半導体レーザ実装装置
の一例においては、ペルチェ素子の電極間容量Ｃｓ と
半導体レーザ素子の配線から生じるインダクタンス成分
Ｌ３ で決まる共振が２〜５ＧＨｚの領域で生じ、入力
インピーダンスが大幅に増加する。
【００１１】そのため、この周波数領域内で駆動電流が
減少して光出力の低下が生じるので、この周波数領域に
近い数ＧＨｚ以上の高速動作が不可能であった。本発明
は、動作領域におけるペルチェ素子容量Ｃｓ とワイヤ
のインダクタンスＬ３ の共振によって生じるインピー
ダンスの増大を防ぐことを目的とする。
減少して光出力の低下が生じるので、この周波数領域に
近い数ＧＨｚ以上の高速動作が不可能であった。本発明
は、動作領域におけるペルチェ素子容量Ｃｓ とワイヤ
のインダクタンスＬ３ の共振によって生じるインピー
ダンスの増大を防ぐことを目的とする。
【００１２】
【課題を解決するための手段】本発明にかかる、ペルチ
ェ素子と半導体素子が一体に組み立てられ、該半導体素
子のペルチェ素子側の電極と外部引出しリードの間がワ
イヤによって接続され、該ペルチェ素子の一方の電極が
、等価的に該半導体素子の該電極と該外部引出しリード
の間に接続されてなる半導体装置の実装装置においては
、該ペルチェ素子の一方の電極と他方の電極間に容量を
並列に、または直列に付加して、該ワイヤのインダクタ
ンスと該ペルチェ素子の電極間容量の並列共振周波数を
該半導体素子の動作周波数よりずらすことによって、駆
動電流回路のインピーダンスを低減する構成を採用した
。
ェ素子と半導体素子が一体に組み立てられ、該半導体素
子のペルチェ素子側の電極と外部引出しリードの間がワ
イヤによって接続され、該ペルチェ素子の一方の電極が
、等価的に該半導体素子の該電極と該外部引出しリード
の間に接続されてなる半導体装置の実装装置においては
、該ペルチェ素子の一方の電極と他方の電極間に容量を
並列に、または直列に付加して、該ワイヤのインダクタ
ンスと該ペルチェ素子の電極間容量の並列共振周波数を
該半導体素子の動作周波数よりずらすことによって、駆
動電流回路のインピーダンスを低減する構成を採用した
。
【００１３】
【作用】上記のように、ペルチェ素子の電極の間に容量
を付加することによって、半導体レーザ実装装置の駆動
回路の共振周波数を動作周波数から適宜ずらすことがで
き、その結果、共振によるインピーダンスの増大を防ぐ
ことができる。
を付加することによって、半導体レーザ実装装置の駆動
回路の共振周波数を動作周波数から適宜ずらすことがで
き、その結果、共振によるインピーダンスの増大を防ぐ
ことができる。
【００１４】
【実施例】（第１実施例）図１（Ａ）、（Ｂ）は、第１
実施例の半導体レーザ実装装置の構成説明図である。こ
の図において、１は金属ケース、２は半田層、３、５は
ペルチェ素子の電極、４はペルチェ素子、６は絶縁性接
着剤層、７はＬＤキャリア、８はＬＤ、９はセラミック
基板、１０はメタライズ層、１１は絶縁体、１２、１３
はリード、１４、１５、１６はワイヤ、１７はチップコ
ンデンサーである。
実施例の半導体レーザ実装装置の構成説明図である。こ
の図において、１は金属ケース、２は半田層、３、５は
ペルチェ素子の電極、４はペルチェ素子、６は絶縁性接
着剤層、７はＬＤキャリア、８はＬＤ、９はセラミック
基板、１０はメタライズ層、１１は絶縁体、１２、１３
はリード、１４、１５、１６はワイヤ、１７はチップコ
ンデンサーである。
【００１５】この装置の構成を断面を表す図１（Ａ）に
よって説明する。この装置においては、金属製ケース１
の底面に電極３、５を備えるペルチェ素子４が半田層２
によって固着され、その上に絶縁性接着剤層６によって
熱伝導が良好な金属で形成されたレーザダイオード（Ｌ
Ｄ）キャリア７が接着され、その上に、ＬＤ８と、上面
にメタライズ層１０を有するセラミック基板９が固着さ
れている。
よって説明する。この装置においては、金属製ケース１
の底面に電極３、５を備えるペルチェ素子４が半田層２
によって固着され、その上に絶縁性接着剤層６によって
熱伝導が良好な金属で形成されたレーザダイオード（Ｌ
Ｄ）キャリア７が接着され、その上に、ＬＤ８と、上面
にメタライズ層１０を有するセラミック基板９が固着さ
れている。
【００１６】そして、ＬＤ８の上側の電極と、絶縁体１
１を貫通してケース１の外に引き出されるリード１２の
間が、セラミック基板９の上のメタライズ層１０を介し
て、ワイヤ１５とワイヤ１４によって接続され、ＬＤ８
の他方の電極となる底面は、ＬＤキャリア７を介して、
ワイヤ１６によってケース１に固定されているリード１
３に接続されている。そして、ペルチェ素子の電極３、
４の間にチップコンデンサー１７が付加されている。
１を貫通してケース１の外に引き出されるリード１２の
間が、セラミック基板９の上のメタライズ層１０を介し
て、ワイヤ１５とワイヤ１４によって接続され、ＬＤ８
の他方の電極となる底面は、ＬＤキャリア７を介して、
ワイヤ１６によってケース１に固定されているリード１
３に接続されている。そして、ペルチェ素子の電極３、
４の間にチップコンデンサー１７が付加されている。
【００１７】図１（Ｂ）は、第１実施例の半導体レーザ
実装装置の等価回路図である。この回路で、Ｌ１ はワ
イヤ１４のインダクタンス、Ｌ２ はワイヤ１５のイン
ダクタンス、Ｌ３ はワイヤ１６のインダクタンス、Ｒ
ＬＤはＬＤ内部抵抗、ＣＬＤはＬＤの容量、Ｃｓ はペ
ルチェ素子４の電極３、５間の容量、Ｃ１ はチップコ
ンデンサーの容量である。
実装装置の等価回路図である。この回路で、Ｌ１ はワ
イヤ１４のインダクタンス、Ｌ２ はワイヤ１５のイン
ダクタンス、Ｌ３ はワイヤ１６のインダクタンス、Ｒ
ＬＤはＬＤ内部抵抗、ＣＬＤはＬＤの容量、Ｃｓ はペ
ルチェ素子４の電極３、５間の容量、Ｃ１ はチップコ
ンデンサーの容量である。
【００１８】なお、この等価回路においては、ＬＤキャ
リア７とペルチェ素子４の電極５の間に形成される大き
な容量はＣｓ に吸収させ、メタライズ層１０の抵抗、
インダクタンスは無視している。本実施例の実装装置に
おいては、この等価回路に示されるように、ＬＤ８を駆
動する高周波を含む電流は、リード１２側から、ワイヤ
１４（Ｌ１ ）、ワイヤ１５（Ｌ２ ）を通して供給さ
れ、ＬＤ８（ＲＬＤ、ＣＬＤ）からはワイヤ１６（Ｌ３
）を通してリード１３に導かれ、ペルチェ素子４の電
極３、５には別途電流を供給してＬＤ８の温度を制御す
るようになっている。
リア７とペルチェ素子４の電極５の間に形成される大き
な容量はＣｓ に吸収させ、メタライズ層１０の抵抗、
インダクタンスは無視している。本実施例の実装装置に
おいては、この等価回路に示されるように、ＬＤ８を駆
動する高周波を含む電流は、リード１２側から、ワイヤ
１４（Ｌ１ ）、ワイヤ１５（Ｌ２ ）を通して供給さ
れ、ＬＤ８（ＲＬＤ、ＣＬＤ）からはワイヤ１６（Ｌ３
）を通してリード１３に導かれ、ペルチェ素子４の電
極３、５には別途電流を供給してＬＤ８の温度を制御す
るようになっている。
【００１９】図２は、第１実施例の半導体レーザ実装装
置の入力インピーダンスの周波数特性図である。図２中
の、曲線ａは本実施例の特性、曲線ｂは従来の実装装置
の特性を表している。
置の入力インピーダンスの周波数特性図である。図２中
の、曲線ａは本実施例の特性、曲線ｂは従来の実装装置
の特性を表している。
【００２０】曲線ｂは、図７に示されたものと同じく、
主に、インダクタンス成分Ｌ３ と容量Ｃｓ によって
決まる共振が２〜５ＧＨｚの領域で生じ、入力インピー
ダンスが大幅に増加していることが示されているが、本
実施例の特性を示す曲線ａは、ペルチェ素子４の電極３
、５間に容量Ｃ１ のチップコンデンサーを付加したた
めに、入力インピーダンスが大幅に増加する周波数領域
は低域に移動し、半導体レーザの動作周波数領域である
２〜５ＧＨｚでは入力インピーダンスが低く保たれてい
ることを示している。このチップコンデンサの容量は、
実装装置の構造によるが、通常１００ｐＦ以上あれば効
果を奏する。
主に、インダクタンス成分Ｌ３ と容量Ｃｓ によって
決まる共振が２〜５ＧＨｚの領域で生じ、入力インピー
ダンスが大幅に増加していることが示されているが、本
実施例の特性を示す曲線ａは、ペルチェ素子４の電極３
、５間に容量Ｃ１ のチップコンデンサーを付加したた
めに、入力インピーダンスが大幅に増加する周波数領域
は低域に移動し、半導体レーザの動作周波数領域である
２〜５ＧＨｚでは入力インピーダンスが低く保たれてい
ることを示している。このチップコンデンサの容量は、
実装装置の構造によるが、通常１００ｐＦ以上あれば効
果を奏する。
【００２１】（第２実施例）図３は、第２実施例の半導
体レーザ実装装置の構成説明図である。この図において
、１８、１９がペルチェ素子８の電極の延長屈曲部、２
０が誘電体層である他は図１において同符号を使用して
説明したものと同じである。本実施例においては、ペル
チェ素子の電極の何れか一方、または双方を、延長して
、両電極間が接近するように折り曲げ、接近した対向部
分によって容量を形成したものである。接近した対向部
分の面積が不足し充分な容量が得られない場合は、電極
間に誘電体層２０を挟んで所望の容量を得ることができ
る。
体レーザ実装装置の構成説明図である。この図において
、１８、１９がペルチェ素子８の電極の延長屈曲部、２
０が誘電体層である他は図１において同符号を使用して
説明したものと同じである。本実施例においては、ペル
チェ素子の電極の何れか一方、または双方を、延長して
、両電極間が接近するように折り曲げ、接近した対向部
分によって容量を形成したものである。接近した対向部
分の面積が不足し充分な容量が得られない場合は、電極
間に誘電体層２０を挟んで所望の容量を得ることができ
る。
【００２２】（第３実施例）図４は、第３実施例の半導
体レーザ実装装置の構成説明図である。この図において
、２０が誘電体層、２１がペルチェ素子の電極の延長屈
曲部である他は図１において同符号を使用して説明した
ものと同じである。
体レーザ実装装置の構成説明図である。この図において
、２０が誘電体層、２１がペルチェ素子の電極の延長屈
曲部である他は図１において同符号を使用して説明した
ものと同じである。
【００２３】本実施例においては、ペルチェ素子のケー
スに接続されていない側の電極をケースに接近するよう
に延長して先端をケース壁に平行に折り曲げ、折り曲げ
られてケース壁に接近した対向部分によって容量を形成
するものである。接近した対向部分の面積が不足する場
合は、電極とケースの間に誘電体を挟んで所望の容量を
得ることができる。
スに接続されていない側の電極をケースに接近するよう
に延長して先端をケース壁に平行に折り曲げ、折り曲げ
られてケース壁に接近した対向部分によって容量を形成
するものである。接近した対向部分の面積が不足する場
合は、電極とケースの間に誘電体を挟んで所望の容量を
得ることができる。
【００２４】上記の各実施例においては、ペルチェ素子
の電極に容量を並列に付加して並列共振周波数を低域に
ずらしているが、容量をペルチェ素子と直列に接続して
、並列共振周波数を高域にずらすこともできる。
の電極に容量を並列に付加して並列共振周波数を低域に
ずらしているが、容量をペルチェ素子と直列に接続して
、並列共振周波数を高域にずらすこともできる。
【００２５】なお、上記の各実施例においては、直接変
調を行う半導体レーザについて説明したが、外部変調を
行うための半導体光変調器等他の半導体光学装置の実装
にも適用することができ、あるいは、ペルチェ素子によ
って温度を制御する半導体装置一般に適用できる。
調を行う半導体レーザについて説明したが、外部変調を
行うための半導体光変調器等他の半導体光学装置の実装
にも適用することができ、あるいは、ペルチェ素子によ
って温度を制御する半導体装置一般に適用できる。
【００２６】なお、上記の実施例においては、駆動回路
の並列共振によるインピーダンスの増大に対処するもの
であったが、駆動回路の直列共振周波数を半導体素子の
動作周波数に一致させることによって、駆動回路のイン
ピーダンスを低減することもできる。
の並列共振によるインピーダンスの増大に対処するもの
であったが、駆動回路の直列共振周波数を半導体素子の
動作周波数に一致させることによって、駆動回路のイン
ピーダンスを低減することもできる。
【００２７】
【発明の効果】以上説明したように、本発明によると、
ペルチェ素子と半導体素子が一体に組み立てられた半導
体装置の実装装置において、ペルチェ素子の電極間容量
と半導体素子の接続用ワイヤのインダクタンスの共振に
起因する、動作周波数帯域内におけるインピーダンスの
増大を抑制することができる。
ペルチェ素子と半導体素子が一体に組み立てられた半導
体装置の実装装置において、ペルチェ素子の電極間容量
と半導体素子の接続用ワイヤのインダクタンスの共振に
起因する、動作周波数帯域内におけるインピーダンスの
増大を抑制することができる。
【図１】（Ａ）、（Ｂ）は、第１実施例の半導体レーザ
実装装置の構成説明図である。
実装装置の構成説明図である。
【図２】第１実施例の半導体レーザ実装装置の入力イン
ピーダンスの周波数特性図である。
ピーダンスの周波数特性図である。
【図３】第２実施例の半導体レーザ実装装置の構成説明
図である。
図である。
【図４】第３実施例の半導体レーザ実装装置の構成説明
図である。
図である。
【図５】（Ａ）、（Ｂ）は、従来の半導体レーザ実装装
置の構成説明図である。
置の構成説明図である。
【図６】従来の半導体レーザ実装装置の等価回路図であ
る。
る。
【図７】従来の半導体レーザ実装装置の入力インピーダ
ンスの周波数特性図である。
ンスの周波数特性図である。
１ 金属ケース
２ 半田層
３、５ ペルチェ素子の電極
４ ペルチェ素子
６ 絶縁性接着剤層
７ ＬＤキャリア
８ ＬＤ
９ セラミック基板
１０ メタライズ層
１１ 絶縁体
１２、１３ リード
１４、１５、１６ ワイヤ
１７ チップコンデンサー
Claims (4)
- 【請求項１】 ペルチェ素子と半導体素子が一体に組
み立てられ、該半導体素子のペルチェ素子側の電極と外
部引出しリードの間がワイヤによって接続され、該ペル
チェ素子の一方の電極が、等価的に該半導体素子の該電
極と該外部引出しリードの間に接続されてなる半導体装
置の実装装置において、該ペルチェ素子の一方の電極と
他方の電極間に容量を並列に付加して、該ワイヤのイン
ダクタンスと該ペルチェ素子の電極間容量の並列共振周
波数を該半導体素子の動作周波数より低域にずらすこと
によって、該半導体素子の動作電流回路のインピーダン
スを低減したことを特徴とする半導体装置の実装装置。 - 【請求項２】 ペルチェ素子の電極間に付加する容量
を、該ペルチェ素子の一方または両方の電極を屈曲させ
ることによって接近させ、相対向させることによって形
成したことを特徴とする請求項１記載の半導体装置の実
装装置。 - 【請求項３】 ペルチェ素子の電極間に付加する容量
を、該ペルチェ素子の一方の電極を、他方の電極と接続
されているケース壁に向けて延長し、その先端を該ケー
ス壁に対向するように屈曲させることによって形成した
ことを特徴とする請求項１記載の半導体装置の実装装置
。 - 【請求項４】 ペルチェ素子と半導体素子が一体に組
み立てられ、該半導体素子のペルチェ素子側の電極と外
部引出しリードの間がワイヤによって接続され、該ペル
チェ素子が、等価的に該半導体光学素子の電極と該外部
引出し端子の間に接続されてなる半導体装置の実装装置
において、該ペルチェ素子と直列に容量を付加して、該
ワイヤのインダクタンスと該ペルチェ素子の電極間容量
の並列共振周波数を該半導体素子の動作周波数より高域
にずらすことによって、該半導体素子の動作電流回路の
インピーダンスを低減したことを特徴とする半導体装置
の実装装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8040391A JPH04291949A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置の実装装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8040391A JPH04291949A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置の実装装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291949A true JPH04291949A (ja) | 1992-10-16 |
Family
ID=13717329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8040391A Withdrawn JPH04291949A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置の実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168234A (ja) * | 1999-11-26 | 2001-06-22 | Nokia Mobile Phones Ltd | 半導体チップ用の接地平面 |
-
1991
- 1991-03-20 JP JP8040391A patent/JPH04291949A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168234A (ja) * | 1999-11-26 | 2001-06-22 | Nokia Mobile Phones Ltd | 半導体チップ用の接地平面 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |