JPH04290127A - 再プログラム可能なデータ記憶装置 - Google Patents

再プログラム可能なデータ記憶装置

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JPH04290127A
JPH04290127A JP3320214A JP32021491A JPH04290127A JP H04290127 A JPH04290127 A JP H04290127A JP 3320214 A JP3320214 A JP 3320214A JP 32021491 A JP32021491 A JP 32021491A JP H04290127 A JPH04290127 A JP H04290127A
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JP
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data
program code
code
buffer
memory
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JP3320214A
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Kevin Lloyd-Jones
ケヴィン・ロイド・ジョーンズ
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HP Inc
Original Assignee
Hewlett Packard Co
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は広義にはデータ記憶装
置に関し、より詳細には再プログラム中の装置のバルナ
ラビリティ期間（脆弱期間）を短縮するためのデータ記
憶装置と方法に関する。
【０００２】
【従来の技術及びその課題】データ記憶装置は当該技術
分野で周知である。代表的なデータ記憶装置は装置と外
部データ処理システムとの間でデータを交換するための
入出力手段、記憶媒体からデータを読み出し、記憶媒体
にデータを書き込むための媒体読み出し／書き込み手段
、入出力手段と媒体読み出し／書き込み手段の間のデー
タ転送をバッファリングするための入出力手段と媒体読
み出し／書き込み手段に結合されたデータバッファ、お
よびデータバッファを介した入出力手段と読み出し／書
き込み手段の間のデータ転送を制御し、データを処理す
るための入出力手段、データバッファ、および読み出し
／書き込み手段に結合された制御手段からなる。一般に
、この制御手段はプログラムコードを保持するための不
揮発性メモリと、プログラムコードを実行してそのプロ
グラムコードにしたがって転送と再フォーマッティング
のタスクを実行するプログラム制御されたプロセッサか
らなる。
【０００３】通常、このデータ処理システムはホストコ
ンピュータであり、媒体読み出し／書き込み手段は磁気
テープ駆動機構あるいは磁気または光学ディスク駆動機
構である。
【０００４】このようなデータ記憶装置においては、一
般に外部のデータ処理システムとの間のデータ転送の速
度を記憶媒体との間のデータ転送の速度に一致させる必
要がある。さらに、通常、高レベルのデータの再フォー
マッティングを行うことが必要とされる。このいずれか
または両方の理由から、このようなデータ記憶装置には
データバッファが設けられる。これはデータバッファが
データの流れを円滑にし、また一時記憶として機能して
制御手段が再フォーマッティングの目的のためにデータ
へのアクセスを行うことを可能とするためである。
【０００５】制御手段は一般にマイクロプロセッサをベ
ースとするものであり、制御プログラムコード（“ファ
ームウエア”）は、ＲＯＭメモリ（読み出し専用メモリ
）と呼ばれるタイプ、あるいはＥＰＲＯＭメモリ（消去
可能プログラム可能読み出し専用メモリ）と呼ばれるタ
イプのいずれかの不揮発性メモリに記憶される。
【０００６】なんらかの理由でファームウエアを変更す
ることが望ましい場合、従来、関係するＲＯＭあるいは
ＥＰＲＯＭチップをはずし、それらを改訂されたファー
ムウエアを含む新しいものに取り替える、あるいはチッ
プを交換する前に長時間の消去および再プログラミング
の処理を行うことが必要とされた。これは時間を取るば
かりでなく、実際上の理由からメモリチップをチップを
搭載する回路基板に直接半田付けするかわりにソケット
を使って取りつけることを必要とする。これは、ソケッ
ト取り付けのチップはより高価であるばかりでなく半田
接続を用いる場合より信頼性が低いために、それ自体不
都合である。
【０００７】最近では、インテル社の２８Ｆ０１０フラ
ッシュメモリチップのような、当該技術分野において一
般に“フラッシュ”メモリとして知られる電気的に消去
可能、再プログラム可能な不揮発性メモリが利用可能と
なっている。これらのチップは電気的に消去し（チップ
ベースでのみ、バイトベースでは不可）、次にバイトベ
ースで再プログラムすることができる。
【０００８】フラッシュメモリはマイクロプロセッサを
ベースとする機器のファームウエアコードをチップを物
理的に取り外すことなく変更することを可能にする。そ
の代わりに、新しいコードは（なんらかの適当な方法で
）プログラムすべき機器に提供され、このコードがフラ
ッシュメモリに直接書き込まれる。後者は従来再プログ
ラム処理の開始時に消去された。新しいコードは遠隔の
ホストコンピュータから電子的に提供することができる
、あるいはメイルシステムを介して送ることのできる媒
体上に記憶されるため、再プログラミングを行うサービ
スエンジニアが不要となり、全体の動作をエンドユーザ
ーが簡単に実行することができる。
【０００９】通常、再プログラミングはフラッシュメモ
リ中のオリジナルのファームウエアを消去し、次にホス
トシステムあるいは媒体記憶装置から新しいファームウ
エアデータを受け取り、その新しいデータをフラッシュ
メモリに記憶することによって達成される。しかし、こ
の新しいファームウエアコードの一回目の転送がなんら
かの理由で失敗する（例えば停電、遠隔ホストの故障、
あるいは記憶媒体の故障によって）と重大な問題が発生
する。これは、機器がそれによって再プログラミングサ
イクルの開始を行った古いファームウエアが消去され、
新しいファームウエアはまだ完全には設置されていない
ためである。このような状況では、唯一の頼みは通常、
サービスエンジニアを呼ぶ、あるいはその機器をサービ
スのために返却することである。再プログラミング中の
機器のバルナラビリティの期間は、新しいコードのすべ
てを機器に転送するのに要する時間のために一般的にか
なり長期間となる。
【００１０】したがって、再プログラミング中の機器の
バルナラビリティ期間を短縮し、再プログラミングミス
の可能性を確実に低減する再プログラム可能な記憶装置
とその方法が必要とされている。この発明はこの必要を
満たすものである。
【００１１】
【課題を解決するための手段】この発明の一実施例にお
いて、データ記憶装置は、装置と外部データ処理システ
ムとの間でデータを交換するための入出力手段、記憶媒
体からデータを読み出し、記憶媒体にデータを書き込む
ための媒体読み出し／書き込み手段、入出力手段と媒体
読み出し／書き込み手段の間のデータ転送をバッファリ
ングするための入出力手段と媒体読み出し／書き込み手
段に結合されたデータバッファ、およびデータバッファ
を介した入出力手段と読み出し／書き込み手段の間のデ
ータ転送を制御し、データを処理するための入出力手段
、データバッファ、および読み出し／書き込み手段に結
合された制御手段からなる。この制御手段はプログラム
コードを保持するための不揮発性メモリと、プログラム
コードを実行するためのプログラム制御されたプロセッ
サからなる。
【００１２】この発明によれば、不揮発性メモリの少な
くとも一部はフラッシュメモリからなり、プロセッサは
プログラムコードを実行してフラッシュメモリを新しい
プログラムコードで再プログラミングするための以下の
ステップを実行する動作をする。
【００１３】ａ）入出力手段あるいは媒体読み出し／書
き込み手段を介して新しいプログラムコードを受け取り
、その新しいプログラムコードをデータバッファに記憶
する。
【００１４】ｂ）新しいプログラムコードのすべてがい
つ受け取られデータバッファに記憶されたかを判定し、
新しいプログラムコードのすべてが受け取られ記憶され
ているときにのみステップｃ）に進む。
【００１５】ｃ）フラッシュメモリを消去する。
【００１６】ｄ）新しいプログラムコードをデータバッ
ファからフラッシュメモリに転送する。
【００１７】フラッシュメモリの消去の前に新しいプロ
グラムコードのすべてを蓄積するのにデータバッファを
用いることによって、この装置のバルナラビリティ期間
が短縮される。それは装置への新しいコードの転送中に
なんらかの理由で再プログラミング処理が失敗した場合
でも、装置は依然として動作可能であり、新しいコード
ではなく古いプログラムコードで動作する。外部データ
処理システムあるいは記憶媒体からのデータバッファへ
のデータ転送の速度は一般的にコードがバッファからフ
ラッシュメモリにコピーされる速度よりかなり遅いため
、このデータバッファを用いることによる装置のバルナ
ラビリティ期間の短縮はかなり大きなものであることが
理解できよう。
【００１８】この発明の詳細は以下の説明からさらに明
確となるであろう。
【００１９】
【実施例】図中、同一符号は同一構成要素を指す。図１
はこの発明による再プログラム可能なデータ記憶装置８
のブロック図である。装置８はデータ処理システム（例
えば、ホストコンピュータ、図示せず）から磁気テープ
（図示せず）等のデータ記憶媒体へのデータの記憶、ま
たテープからホストコンピュータへのデータの読み出し
をおこなうものである。装置８は装置とホストコンピュ
ータの間でデータの授受を行うためのホストコンピュー
タに結合された入出力手段からなる。この実施例では、
入出力手段はバスシステム１１に結合されたＩ／Ｏ回路
１０からなる。バスシステム１１はホストコンピュータ
（図示せず）に結合されている。この実施例では、バス
１１を介しての通信はＳＣＳＩプロトコル等の標準プロ
トコルにしたがって発生する。バス１１上のプロトコル
対話は入出力回路１０によって処理される。
【００２０】装置８はさらに図ではテープ駆動サブアッ
センブリ１２（機械的駆動デッキ、サーボ電子機器、お
よびアナログ読み出し／書き込み電子機器を含む）とし
て示される媒体読み出し／書き込み手段からなる。テー
プ駆動装置１２は磁気テープ（図示せず）からデータを
読み出し、また磁気テープにデータを書き込むためのも
のである。
【００２１】装置８はさらにＩ／Ｏ回路１０とテープ駆
動装置１２の間のデータ転送をバッファリングするため
の、Ｉ／Ｏ回路１０およびテープ駆動装置１２に結合さ
れたデータバッファ１３からなる。この実施例では、デ
ータバッファ１３は５１２ＫバイトのダイナミックＲＡ
Ｍメモリ１５（図では四つの１２８Ｋバイトのセグメン
トに概念的に分割して示している）、およびデータのブ
ロック転送を制御するためのＤＭＡ制御器１４からなる
。ＤＭＡ制御器１４はまたメモリ１５に記憶されるそれ
ぞれのバイトにパリティビットを加え、またそのバイト
がメモリ１５の外に転送される前にそのバイトからパリ
ティビットを除く働きをする。
【００２２】装置８はさらに、このデータ記憶装置の全
体的な動作を制御する制御手段１６からなる。この実施
例では、制御手段１６はプログラムコードを記憶するた
めの不揮発性メモリ１８（例えば２５６Ｋバイト）、お
よび記憶されたプログラムコードを実行するための図中
にはマイクロプロセッサ１７として示すプログラム制御
されたプロセッサからなる。
【００２３】より詳細には、制御手段はデータバッファ
を介したＩ／Ｏ回路１０とテープ駆動装置１２の間のデ
ータ転送を制御するために、Ｉ／Ｏ回路１０、データバ
ッファ１３、およびテープ駆動装置１２に結合されてい
る。この目的のため、マイクロプロセッサ１７のバスシ
ステム２０は入出力回路１０、バッファ１３、およびテ
ープ駆動装置１２に伸長する。制御手段１６はまた、テ
ープに記憶され、またテープから検索されるデータを処
理（特に再フォーマッティング）する機能を果たす。こ
の処理はマイクロプロセッサ１７がバスシステム２０を
介してバッファ１３内のデータを処理することによって
行われる。入出力回路１０とテープ駆動装置１２はそれ
ぞれバスシステム２１と２２によってバッファ１３に接
続されている。
【００２４】データが記憶される間、制御手段１６はバ
スシステム１１、入出力回路１０、およびバスシステム
２１を介したホストコンピュータからバッファ１３への
データの入力、およびバスシステム２２を介したバッフ
ァからテープ駆動装置１２へのそれに続くデータ転送を
制御する。バッファ１３はホストシステムとテープ駆動
装置の互いに異なるデータ速度およびフォーマットを一
致させることを可能とする。制御手段１６はまた、バッ
ファ１３へのデータの読み込みとテープ駆動装置１２へ
のデータの読み出しとの間で再フォーマッティングの機
能を果たす。この機能の実施においては、制御手段１６
は、バッファ１３からデータを読み出し、それをフォー
マット制御コードの追加等を行った異なる構成で、バッ
ファに再書き込みを行うように構成されている。
【００２５】データの再読み出しの期間中、制御手段１
６はバスシステム２２を介したテープ駆動装置１２から
バッファ１３へのデータの読み込み、およびそれに続く
、バスシステム２１、入出力回路１０およびバスシステ
ム１１を介したバッファ１３からホストコンピュータへ
のそのデータの読み出しを監視する。さらに、制御手段
１６はバッファ１３に保持されるデータをデータ記憶中
に実施されたフォーマットに逆フォーマッティングする
。
【００２６】上述したようなデータ記憶装置中のデータ
の流れに加えて、制御手段１６はホストコンピュータお
よびテープ駆動装置１２との間で対応するバスシステム
を介して制御信号の授受を行う。
【００２７】制御手段１６は追加の処理要素を含むこと
に注意しなければならない。たとえば、チャンネルプロ
セッサ（図示せず）がバッファ１３とテープ駆動装置１
２の間でやり取りされるデータにはたらいてプロセッサ
１７によって行われる高レベルのフォーマッティングに
加えて低レベルのフォーマッティングを行うようにする
こともできる。このチャンネルプロセッサはマイクロプ
ロセッサをベースとしたシステムとすることができ、そ
れ自身のバッファメモリ（一般にバッファ１３よりかな
り小さいサイズのもの）を含むものとすることができる
。
【００２８】以上のように動作するデータ記憶装置は当
該技術分野では周知であり、したがって説明した装置の
一般的な動作についての詳細な説明はここでは行わない
。しかし、バッファ１３の態様および動作に関する好適
な構成が同時係属中のヨーロッパ特許出願ＥＰ−Ａ−０
，３３６５，１１６号に説明されている。
【００２９】この実施例において、マイクロプロセッサ
１７のファームウエアコードを記憶する不揮発性メモリ
１８はフラッシュメモリである。さらに、この発明によ
れば、このデータ記憶装置に、ホストコンピュータから
入出力回路１０を介して、あるいはテープ駆動装置１２
によって読まれるテープ媒体上でこの装置に提供される
新しいファームウエアでメモリ１８を再プログラムする
ように指令することができる。
【００３０】このデータ記憶装置内の再プログラム処理
の制御は制御手段１６によって行われる（特に、マイク
ロプロセッサ１７によって行われる）。
【００３１】再プログラム処理の全体をホストコンピュ
ータによって提供される新しいファームウエアコードに
関して図２および図３に図示する。図２はホストコンピ
ュータ内での新しいファームウエアコードの生成から記
憶装置のバッファ１３内でのこの新しいコードの記憶ま
での処理を示し、図３はバッファ１３内に保持される新
しいコードがチェックされ、次にフラッシュメモリ１８
が消去され、新しいコードがフラッシュメモリ１８に転
送される、この処理の最終部分を示す。
【００３２】図２において、ステップ３０ではホストに
おいて新しいファームウエアコードが“絶対ファイル”
フォーマットとして周知の標準ファイルフォーマットで
生成される。これは新しいコードだけではなく、コード
のさまざまな部分のメモリ内において意図される位置を
も規定するものである。図４は絶対ファイルフォーマッ
トを示す。絶対ファイル６０は９ワード（２倍と／ワー
ド）のヘッダーレコード６１、４ワードのプロセッサ情
報レコード６３、および多数のＮワードのデータレコー
ド６５、６７からなる。プロセッサ情報レコード６３、
データレコード６５および６７の前にはそれぞれワード
６２、６４および６６があり、これらは次のレコード中
のバイト数を含む（この数は２の倍数である。なぜなら
それぞれのレコードはワード全体を含むためである）。 ヘッダーレコードとプロセッサ情報レコードはコードを
識別し対象となるプロセッサに関する情報を提供するデ
ータを含む。データレコードは新しいファームウエアコ
ードとこのコードに対するロードアドレスを含む。
【００３３】図４は絶対ファイルのデータレコード１７
の構造を示す。このレコードの始めのワード（ワード“
０”）はこのレコード中のデータバイトの数を含む（こ
の数はこのレコードの前のワードに含まれる数とは異な
ることがある。これはレコードのワード“０”中の数は
有用な情報を含むバイトの数を示し、この数は固定され
た長さであるレコードの長さより短いことがあるためで
ある）。データレコード７０の第２および第３のワード
（ワード“１”および“２”）はデータレコードに保持
されるファームウエアコードの最下位および最上位ワー
ドのメモリ中でのロードアドレスを含む。これらのロー
ドアドレスは関係するメモリ第１アドレスに関係する。 データレコードの残りのワード（ワード“３”から“Ｎ
”まで）はファームウエアコードの記憶に利用すること
ができるが、実際には、これらのワードすべてをこの目
的に使用できるわけではなく、いくつかは使用されずに
残る。ファームウエアコードを含むバイトの数はデータ
レコードのワード“０”に含まれる数から得ることがで
きる。
【００３４】ファームウエアが絶対ファイルに入れられ
た後、ステップ３１に示すようにこのファイルが符号化
される。この実施例では、ファイルは、４つのビットの
連続するグループのそれぞれを取り、それを対応する１
６進文字（“０”から“Ｆ”まで）に変換することによ
ってＡＳＣＩＩ文字に符号化される。その後、８バイト
のフィールドがファイルの前に加えられ、ファイル中の
バイトの総数を示す。最後に、全パッケージに対して低
レベルの暗号化処理を行って、不注意なユーザーによる
書き換えを防止する。この暗号化処理は例えば、指定さ
れた文字が他の文字に置き換えられる簡単な置き換え符
号化である。
【００３５】その結果得られる符号化され、暗号化され
たファームウエアファイルは次にブロック３２に示すよ
うにホストからデータ記憶装置８に送出される。このフ
ァイルのサイズは符号化および暗号化後に　７５０Ｋバ
イト程度とすることができるため、このファイルはまず
多数のサブファイルに細分化され、それぞれのサブファ
イルは次に装置８に送出される。この実施例では、ホス
トコンピュータとデータ記憶装置はＳＣＳＩコマンドを
用いて互いに通信を行う。したがって、それぞれのサブ
ファイルは、装置８がそのバッファへのコマンドに続く
所定数のバイトを転送するコマンドとして理解する対応
する“バッファ書き込み”コマンドのもとに送出される
。この場合、バッファ書き込みコマンドの“モード”フ
ィールドは新しいファームウエアコードとして渡される
データを使用すべきことを装置８に示す“モード−４”
にセットされる。
【００３６】さらに図２において、装置の受け取るそれ
ぞれのコマンドはマイクロプロセッサ１７に渡され、ス
テップ３３に示すコマンドインタプリタ処理によって解
釈される。第１のモード−４バッファが書き込みコマン
ドを受け取ると、プロセッサはバッファ１３のフラッシ
ングを開始し（ステップ３４）、次にＤＭＡ制御器１４
をセットアップしてバッファ書き込みコマンドに関連す
るファームウエアサブファイルをバッファ１３に転送す
る（ステップ３５）。サブファイルの長さに関する必要
な情報はバッファ書き込みコマンド自体に含まれており
、マイクロプロセッサ１７はバッファメモリ１５のメモ
リセグメント１５Ｄ　へのサブファイルの書き込みを行
わせる。メモリセグメント１５Ｄ　は転送処理中に入っ
てくるファームウエアサブファイルデータの一時記憶用
に用いられる。ＤＭＡ転送のセットアップ後、コマンド
インタプリタ処理３３はファームウエア更新処理を開始
する（ステップ３６）。
【００３７】コマンドインタプリタ３３の受け取る後続
のモード−４バッファ書き込みコマンドはコマンドイン
タプリタによって異なった処理をされる。これはコマン
ドインタプリタがファームウエア更新サイクルが進行中
であることを知っているためである。したがってコマン
ドインタプリタは単に、入ってくるファームウエアサブ
ファイルデータをバッファメモリ１５の領域１５Ｄ　に
記憶するために、そのコマンドに関連するサブファイル
のためのＤＭＡ転送をセットアップする。
【００３８】既述の通り、メモリ１５の領域１５Ｄ　は
単に入ってくるデータの一時記憶用に用いられ、このデ
ータはほとんどすぐにファームウエア更新処理の制御の
もとに抽出され、適当に処理されてメモリ１５の領域１
５Ａ　および１５Ｂ　中の所望のファームウエアコード
、およびメモリ１５の領域１５Ｃ　内のエラー修正コー
ド（ＥＣＣ）のイメージが生成される。
【００３９】ファームウエア更新処理自体を図２および
図３にブロック４０から５５として示す。この処理はバ
ッファ１３へのサブファイルの転送と平行して実行され
、次のサブファイルの受領のさい必要に応じてすべての
サブファイルが受領されるまでそれ自体で停止する。実
際には、モード−４バッファ書き込みコマンドやそれら
に関連するサブファイルがホストからデータ記憶装置に
割込みのないシーケンスで送られることは必要ではなく
、他のコマンドがこのシーケンスに介在してもよい。た
だし、条件として、介在するコマンドはバッファメモリ
１５中に作成中であるファームウエアコードの破壊を要
するものであってはならない。
【００４０】ファームウエア更新処理が開始されると（
ステップ４０）、始めのサブファイルの始めの８バイト
が受け取られ、次にステップ４１に示すように解読、復
号化される。この解読および復号化処理は単にステップ
３１でデータを符号化および暗号化するのに用いられる
処理の逆である。実施例では、始めの８バイトには受け
取られる新しいプログラムコードのすべて／　サブファ
イルの全長のバイト表示が含まれる。この全長数はその
後データ記憶装置がいつすべての新しいファームウエア
コードを受け取ったかを判定するのに用いられる。
【００４１】次に、ステップ４２において、後続のサブ
ファイルが受け取られメモリ領域１５Ｄに記憶される。 メモリ領域１５Ｄ　に記憶されるサブファイルデータは
このメモリ領域に渡されるときに解読され、復号化され
る（ここでもこの解読および復号化はステップ３１で行
われた処理の逆である）。その結果得られるデータは絶
対ファイルフォーマットのファームウエアコードデータ
であり、マイクロプロセッサ１７は次にこのファイルフ
ォーマットからファームウエアデータそのものをアンパ
ックし、そのデータを絶対ファイルに含まれる関連のロ
ードアドレスによって示されるメモリ領域１５Ａ　およ
び１５Ｂ　に記憶する。
【００４２】バッファメモリ１５へのファームウエアデ
ータの書き込みと同時に、プロセッサは順次、ＥＣＣコ
ード（エラーチェッキング／修正コード）を発生し、新
しいファームウエア用のチェックサムを再計算する。こ
れらのステップはすべて図２のブロック４２によって表
される。
【００４３】ＥＣＣはメモリ領域１５Ａ　および１５Ｂ
　の対応するビット間で排他的論理和機能を実行するこ
とによって発生し、その結果は１５Ｃの対応する領域に
記憶される。この処理は領域１５Ａ　と１５Ｂ　のいず
れか一つでビットが変更されるたびに実行される（もち
ろん、この処理は変更されたビットと、領域１５Ａ　、
１５Ｂ　のうちの他のもののそれに対応するビットにつ
いてのみ実行される）　。
【００４４】チェックサムはメモリ領域１５Ａ　と１５
Ｂ　を、加算されてチェックサムを形成する６４Ｋの４
バイトワードとして取り扱うことによって計算される。
【００４５】チェックはメモリ領域１５Ｄ　から処理さ
れるバイトの数についても行われ、この数がブロック４
１で復号化される総バイト長に等しいとき、ブロック４
２の処理が終了する。前述の通り、ブロック４２の処理
はメモリ領域１５Ｄ　に転送されたすべてのデータが処
理されているが、そのファイルの総バイト数に達してい
ない場合に停止される。この場合、ブロック４２の処理
はメモリ領域１５Ｄ　にさらにデータが受け取られるま
で停止されたままである。
【００４６】新しいファームウエアコードがすべて解読
され、復号され、メモリ領域１５Ａ　と１５Ｂ　に記憶
された後、ファームウエア更新処理がステップ４３に示
すように、フラッシュメモリ１８からバッファメモリ１
５Ａ　と１５Ｂ　内の対応する位置に“校正”データと
して周知のある種のデータを複写する。この校正データ
には動作パラメータおよびセットアップデータ、製造者
コードおよび用途情報が含まれることがある。メモリ領
域１５Ａ　および１５Ｂ　に保持されるデータはこの時
点ではフラッシュメモリ１８にダウンロードしたい全フ
ァームウエアコードのイメージである。
【００４７】図３は制御手段１６が新しいプログラムコ
ードに複数のチェックが実行されるチェックステップを
実行するファームウエア更新ステップの後続のステップ
を示す。再プログラミングはこのチェックステップの結
果が良好であった場合にのみ進行する。
【００４８】このようにして、ステップ４４で、メモリ
１５に記憶されたファームウエアコードがホストから受
け取ったファームウエアコードと同一であるかどうか（
すなわち、コードがメモリに記憶されていた期間（これ
はかなり長い期間である）にコードが改ざんされていな
いかどうか）が確認される。この判定（図２では“完全
性チェック”と呼ばれる）は、それぞれのバイトのパリ
ティビットをチェックし、またＥＣＣを再計算しそれを
メモリ領域１５Ｃ　に記憶されたＥＣＣと照合すること
によって行われる。これらのチェックのいずれかがエラ
ーとなった場合、そのコードは不良であり（ステップ４
５）、更新処理は中止され、ホストに適当な応答が送り
返される。 しかし、コードがその“完全性チェック”を通過する場
合、ファームウエア更新処理は、チェックサムをメモリ
領域１５Ａ　、１５Ｂ　内のファームウエアイメージの
所定の位置に記憶した後次のチェックに進む。
【００４９】ステップ４６において、メモリ領域１５Ａ
　、１５Ｂ　に記憶された新しいファームウエアコード
が記憶装置８とコンパチブルであるかどうかを確認する
ためのチェックが行われる。この目的のため、駆動装置
もしくはコード自体に関する識別データがファームウエ
アコードに結合され、このような識別データはフラッシ
ュメモリ１８に保持される既存のコード中に、またメモ
リ１５に保持される新しいコード中に存在する。識別コ
ードを比較することによって、マイクロプロセッサ１７
は新しいコードが記憶装置とコンパチブルであるか否か
を判定することができる。新しいコードがコンパチブル
でない場合（ステップ４７）、更新処理は中止され、ホ
ストは適宜その情報を受ける。しかし、そのコードがコ
ンパチブルである場合、更新処理はステップ４８で次の
チェックに進む。
【００５０】ステップ４８において、フラッシュメモリ
１８が装置に対して許される再プログラミングの回数の
あらかじめ定められた限度（通常１０，０００回の再プ
ログラミング）に達しているかどうかを確認するチェッ
クが行われる。現在の再プログラミングの回数はフラッ
シュメモリ１８の校正領域に保持されており、このチェ
ックで満足な結果が出た場合、この回数がインクリメン
トされ、メモリ領域１５Ａ　、１５Ｂ　中の対応する位
置に記憶される。しかし、再プログラミングの回数が限
度値に達している場合、更新処理は中止され（ステップ
４９）、ホストは適宜その情報を受け取る。
【００５１】チェック４４、４６、４８がすべて実行さ
れ、パスされた場合、対応する表示“良”が記憶装置か
らホストに返され、装置はステップ５０に示すように“
使用中”にセットされる。“使用中”状態はこの更新処
理のこれ以降のステップの継続期間中維持され、これら
のステップは装置がバルナラブルとなるとき重要なステ
ップである。この期間中、ホストが記憶装置と通信しよ
うとしても“使用中”の応答が返される。
【００５２】ファームウエア更新処理のこの時点まで、
フラッシュメモリ中の元のファームウエアは、この処理
におけるいかなる故障も破滅的なものとならず、再プロ
グラミングサイクル全体の再初期化だけを行えばよいよ
うにそのままの状態にとどまる。しかし、新しいファー
ムウエアコードがすべてバッファメモリ１５に記憶され
チェックされると、次に既存のファームウエアコードの
フラッシュプログラム１８を消去し、新しいコードを転
送することが必要となる。もちろん、それを行う前に、
消去およびコピー処理中にマイクロプロセッサ１７を制
御するためのコードを利用できるようにしなければなら
ない。 この実施例では、このコードはフラッシュメモリ１８中
で利用可能であるが、メモリ１８の消去後に利用できる
位置にコピーしなければならないことはもちろんである
。したがって、ステップ５１に示すように、関連のコー
ドがフラッシュメモリ１８からマイクロプロセッサ１７
と結合されたスタティックＲＡＭメモリ１９にコピーさ
れる。マイクロプロセッサ１７のプログラムカウンタは
、ファームウエア更新コードの残りがＲＡＭ１９から読
み出されるように、対応して変更される。
【００５３】次に、ステップ５２において、フラッシュ
メモリ１８は一括して消去される。
【００５４】その後、メモリ領域１５Ａ　と１５Ｂ　に
保持された新しいファームウエアコードがステップ５３
に示すようにフラッシュメモリ１８の対応する位置に転
送（コピー）される。この処理のさいに、それぞれのバ
イトのパリティが再チェックされ、ＥＣＣが再計算され
記憶されたＥＣＣと比較される。これらのチェックのい
ずれかがエラーとなる場合、このエラーを修正する試み
がなされる。 したがって、例えばメモリ領域１５Ａ　中のあるバイト
がそのパリティビットのチェックによってエラーとされ
るが、メモリ領域１５Ａ　中の対応するバイトがそのパ
リティチェックを通過する場合、対応するＥＣＣビット
を用いてメモリ領域１５Ａ　中のエラーとなったバイト
を修正することができる（チェックサムは再計算される
）。
【００５５】最後に、ステップ５４において、バッファ
１３がクリアされ、装置はその“使用中”状態からリセ
ットされる。ここでファームウエア更新処理が終了する
（ステップ５５）。
【００５６】上述のファームウエア更新処理によって、
データ記憶装置が装置を動作不能とする故障に対してバ
ルナラブルとなる時間が最小限になることがわかる。
【００５７】フラッシュメモリ１８中の最終チェックサ
ムの記憶によってマイクロプロセッサ１７がフラッシュ
メモリ１８のパワーオン試験を実行することができる。 この試験においてはこのメモリのチェックサムを再計算
し、それを前に計算し、メモリ１８に記憶した値と比較
する。
【００５８】ここに説明したデータ記憶装置とそのファ
ームウエア更新処理には多くの変更が可能であることが
理解されよう。したがって、例えば、新しいファームウ
エアコードはテープ上で提供し、ホストから提供される
コードについて上述したのとほぼ同じ方法でテープから
バッファに転送することができる。さらに、フラッシュ
メモリ１８の消去とそれに続くバッファメモリからフラ
ッシュメモリ１８への新しいファームウエアコードの転
送を制御するのに必要なコードを新しいコードとともに
設けメモリ１８に保持される古いコードを用いる代わり
にバッファ１３からスタティックＲＡＭ１９にコピーす
ることができる。また、消去およびコピーコードを単に
固定ＲＯＭメモリに記憶することもできる。
【００５９】マイクロプロセッサ１７のファームウエア
コードはまた、すべてほぼ上述した通りの方法で更新可
能なフラッシュメモリである二つあるいはそれ以上のメ
モリの間で分割することが可能である。これらのメモリ
は同じフラッシュメモリチップの個別に消去可能な部分
で構成することができる。さらに、制御および処理サブ
アッセンブリ１６に（前述のような）他のプログラム制
御されたプロセッサが含まれる場合、マイクロプロセッ
サ１７を用いて、これらの他のプロセッサのファームウ
エアがフラッシュメモリに保持されている場合にはそれ
を更新するための更新処理を実行するのに用いることが
できる。
【００６０】
【発明の効果】以上のように、本発明によれば、再プロ
グラミング中の機器のバルナラビリティ期間を短縮し、
再プログラミングミスの可能性を確実に低減する再プロ
グラム可能な記憶装置とその方法が提供される。
【００６１】以上の説明から、この発明は再プログラミ
ング中の装置のバルナラビリティ期間を短縮するための
再プログラム可能な記憶装置とその方法からなることが
わかる。当該技術に精通するものには、この発明の概念
から離れることなく上述の実施例に変更を加えうること
が理解されるであろう。したがって、この発明はここに
開示した特定の実施例に限定されず、添付クレームに定
義するこの発明の範囲と精神に包含されるすべての変更
を含むものである。
【図面の簡単な説明】
【図１】本発明に基づく再プログラム可能なデータ格納
装置のブロック図である。
【図２】図１のデータ格納装置の動作及び本発明の再プ
ログラミング方法を実行するための好適な実施例を示す
ための流れ図である。
【図３】図１のデータ格納装置の動作及び本発明の再プ
ログラミング方法を実行するための好適な実施例を示す
ための流れ図である。
【図４】本発明の方法及び装置に基づいて実行される「
絶対ファイル」のファイルフォーマットの図である。
【図５】図４の絶対ファイルのデータ記録のフォーマッ
トの図である。
【符号の説明】
１０　　Ｉ／Ｏ回路 １１　　バス １２　　テープ駆動装置 １３　　データバッファ １４　　ＤＭＡ制御器 １５　　ＤＲＡＭ １６　　制御及び処理サブシステム １７　　マイクロプロセッサ １８　　フラッシュメモリ １９　　ＳＲＡＭ ２１　　データバス ２２　　データバス

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】装置と外部データ処理装置の間でデータを
    交換するための入出力手段と；記憶媒体からデータを読
    み出し記憶媒体にデータを書き込むための媒体読み出し
    ／書き込み手段と；前記入出力手段及び前記媒体読み出
    し／書き込み手段に接続されて、前記入出力手段と媒体
    読み出し／書き込み手段の間でのデータの転送をバッフ
    ァリングするためのデータバッファと；前記入出力手段
    、前記データバッファ及び前記読み出し／書き込み手段
    に接続されて、前記データバッファを介して前記入出力
    手段と前記読み出し／書き込み手段の間のデータの転送
    を制御し、データを処理するための制御手段と；から成
    る再プログラム可能データ記憶装置において：プログラ
    ムコードを保持するための不揮発性メモリと；前記プロ
    グラムコードを実行するためのプログラム制御プロセッ
    サであって、前記プロセッサは新しいプログラムコード
    で不揮発性メモリを再プログラミングするためにａ）前
    記入出力手段又は前記媒体読み出し／書き込み手段を介
    して前記新しいプログラムコードを受信し、前記データ
    バッファに新しいプログラムコードを格納するステップ
    と； ｂ）全ての前記新しいプログラムコードが受信されて前
    記データバッファに格納された時を決定し、全ての前記
    新しいプログラムコードが受信されて格納された場合に
    のみステップｃ）に進むステップと； ｃ）前記不揮発性メモリを消去するステップと；さらに
    、 ｄ）前記新しいプログラムコードを前記データバッファ
    から前記不揮発性メモリに転送するステップと；から成
    る一連のステップを実行するためのプログラムコードを
    実行することと； から成ることを特徴とする装置。
JP3320214A 1990-12-04 1991-12-04 再プログラム可能なデータ記憶装置 Pending JPH04290127A (ja)

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