JPH04290041A - バースト信号発生・誤り検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバースト信号発生・誤り
検出装置に関し、特に、バス型の伝送路を用いるＬＡＮ
等における、バースト状の信号により通信を行う装置の
伝送路インターフェース機器または伝送路自体の物理層
機器および物理媒体を評価するために使用されるバース
ト信号発生・誤り検出装置に関する。

【０００２】

【従来の技術】従来、この種のバースト信号発生・誤り
検出装置においては、操作パネルのスイッチにより設定
される極めて短いテストパターン、または予め装置内に
用意されている通信業界において良く用いられている数
種の信号パターンを繰返して送信する送信部と、受信さ
れたデータの信号パターンと送信パターンとを照合して
、或る期間全く同一の信号波形パターンを受信した時点
において、受信同期がとれたものとして、その時点から
以後、逐次送信データパターンと受信データパターンと
を比較照合して、不一致（エラー）発生を監視し、不一
致が発生した場合には、その不一致ビットの数をカウン
トし、正常に受信することのできたビット数と誤りビッ
ト数の比からビット誤り率を算出して表示する受信／エ
ラー検出部とにより構成されているのが一般的である。

【０００３】

【発明が解決しようとする課題】上述した従来のバース
ト信号発生・誤り検出装置においては、テストパターン
は連続的に送信されるが、バス型ＬＡＮに代表されるよ
うな、所謂バス型の信号線路において使用される通信装
置においては、図（ａ）および（ｂ）に示されるように
、データ部を特定のデリミタ符号（ＳＤ：スタートデリ
ミタ、ＥＤ：エンドデリミタ）およびプリアンブル等の
付加キャラクタにより囲んで構成されるフレーム単位で
信号線路が或る一期間だけ占有され、当該線路の残りの
時間は、線路に接続される各通信局により、時分割的に
利用されるように構成されている。従って、送受される
フレームはバースト状であり連続信号ではないため、こ
の種の伝送路インターフェース装置、光リンク装置、リ
ピータ装置、ＣＢ（キャリアバンド）モデム（ＩＥＥＥ
８０２，４）および光モデム等の各装置、および光リピ
ータ装置などの特性試験用の信号源としては機能的に十
分でないという欠点がある。

【０００４】

【課題を解決するための手段】第１の発明のバースト信
号発生・誤り検出装置は、予め用意されているテストデ
ータを格納する記憶回路と、所定の起動信号の入力に対
応して、前記記憶回路に格納されている内容を読出して
、有限長のデータを生成して出力するデータ発生回路と
、前記データ発生回路より出力されるデータの前後に所
定の符号を付加し、カプセル化してフレームを形成する
フレーム組立回路と、カプセル化された前記フレームを
信号として外部の供試体に出力するドライバ回路と、前
記外部の供試体より入力される信号を受信するレシーバ
回路と、前記レシーバ回路により受信された信号からフ
レームを検出し、当該フレーム内部のデータ部分を抽出
して出力するフレーム分解回路と、前記フレーム分解回
路から出力されるデータと、前記データ発生回路から出
力されるデータとの比較照合を行い、データに含まれる
誤りを検出するデータ照合回路と、前記データ照合回路
より出力されるデータの誤りの数を計数するエラーカウ
ンタ回路と、前記エラーカウンタ回路から出力されるエ
ラーの状況を、外部に通知するための手段と、を備えて
構成される。

【０００５】また、第２の発明のバースト信号発生・誤
り検出装置は、供試体に対する試験用として、フレーム
に対してカプセル化されるデータの内容、データ長およ
びフレームの送信間隔等を含むテストデータ条件を制御
するとともに、前記供試体におけるエラーの状況を実時
間において記録する試験制御手段と、前記試験制御手段
のテストデータ条件に対応して、予めテストデータのフ
レーム長をセットするフレーム制御回路と、前記試験制
御手段のテストデータ条件に対応して、予めテストデー
タを格納するデータ記憶回路と、前記試験制御手段より
出力される起動信号に対応して、前記データ記憶回路に
格納されているデータ内容を読出して、前記フレーム制
御回路により指定されるフレーム長のデータを生成して
出力するデータ発生回路と、前記データ発生回路より出
力されるデータの前後に所定の符号を付加し、カプセル
化してフレームを形成するフレーム組立回路と、カプセ
ル化された前記フレームを信号として外部の供試体に出
力するドライバ回路と、前記外部の供試体より入力され
る信号を受信するレシーバ回路と、前記レシーバ回路に
より受信された信号からフレームを検出し、当該フレー
ム内部のデータ部分を抽出して出力するフレーム分解回
路と、前記フレーム分解回路から出力されるデータと、
前記データ発生回路から出力されるデータとの比較照合
を１フレームごとに行い、データに含まれる誤りを１フ
レームごとに検出するデータ照合回路と、前記データ照
合回路より出力されるデータの誤りの数を、１フレーム
ごとに計数するエラー計数回路と、前記エラー計数回路
から出力されるエラーの状況を入力して一時的に格納し
、前記試験制御手段に対する記録用データとして出力す
るエラー状態保持回路と、を備えて構成される。

【０００６】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００７】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例のバース
ト信号発生・誤り検出装置１は、、供試体１４に対応し
て、バースト信号の発生開始を制御する起動信号発生部
２と、データ発生部３と、バースト信号のデータを記憶
するメモリ４と、バッファメモリ５および１０と、フレ
ーム組立回路６と、ドライバ回路７と、レシーバ回路８
と、フレーム分解回路９と、データ照合回路１１と、エ
ラーカウンタ１２と、表示器１３とを備えて構成される
。

【０００８】また、図２および図３は、それぞれ本実施
例におけるフレーム組立回路６およびフレーム分解回路
９の一実施例を示し、図４（ａ）および（ｂ）は、フレ
ーム構成の一例を示している。更に、図４（ａ）、（ｂ
）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）
、（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）は、本
実施例における各信号のタイムチャートである。

【０００９】以下、図１、図２、図３および図４を参照
して、本実施例の動作について説明する。図１において
、先ず、起動信号発生部２からは起動パルス信号ＳＤ１
が生成され、データ発生回路３に入力される。データ発
生回路３においては、メモリ４からバースト信号のデー
タを読出し、内部でバッファリングしながらシリアルビ
ットストリーム状のデータ列ＴＤ１が生成され、バッフ
ァメモリ５に入力されるとともに、フレーム組立回路６
に入力され、フレーム組立回路６に対して、データ発生
中信号ＴＤ／ＥＢＬが通知される。バッファメモリ５は
ファーストイン・ファーストアウトメモリを用いた速度
緩衝用バッファメモリで、フレーム組立回路６が起動さ
れて、データを送出することができるようになるまでの
時間、データ列ＴＤ１が一時的に格納される。

【００１０】フレーム組立回路６は、本実施例のＩＥＥ
Ｅ８０２．４の場合には、上記の図２に示されるような
構成が一例として考えられる。図２において、フレーム
組立回路６は、スタート検出回路１０１と、エンド検出
回路１０２と、シーケンスカウンタ１０３と、プリアン
ブル生成回路１０４と、ＳＤ生成回路１０５と、ＥＤ生
成回路１０６と、マルチプレクサ１０７と、バッファ１
０８と、セレクタ１０９とを備えて構成される。

【００１１】フレーム組立回路６に対し、データ発生回
路３からＴＤ／ＥＢＬ信号が入力されると、スタート検
出回路１０１がアクティブとなり、これによりシーケン
スカウンタ１０３が起動される。シーケンスカウンタ１
０３の起動により、先ず、プリアンブル生成回路１０４
がアクティブとなり、固定長のプリアンブル信号が発生
され、次いでＳＤ生成回路１０５がアクティブとなり。 ＳＤ（スタートデリミタ）信号が発生される。これらの
プリアンブル信号およびＳＤ信号は、マルチプレクサ１
０７に入力され、マルチプレクサ１０７においては、付
加キャラクタＴＡ２が生成されてセレクタ１０９に送ら
れる。また、シーケンスカウンタ１０３からのタイミン
グ信号を介して、読出しクロック発生回路１１０からは
ＴＯＣＬＫ信号が同時に出力されてバッファメモリ５に
送られ、バッファメモリ５から読出されたデータ列ＴＤ
２は、バッファ１０８においてタイミングを調整され、
セレクタ１０９に入力されてＳＤ信号の後にデータが入
るように操作される。

【００１２】次いで、データ発生回路３より送られてく
るＴＤ／ＥＢＬ信号のＯＦＦが、エンド検出回路１０２
からシーケンスカウンタ１０３に通知されると、残りデ
ータ数が送出された後に、ＥＤ生成回路１０６において
、ＥＤ（エンドデリミタ）信号が発生され、マルチプレ
クサ１０７およびセレクタ１０９に送られ、これらの回
路における操作によりフレームＴＦ２が生成されて出力
される。フレーム組立回路６において生成されたフレー
ムＴＦ２信号は、ドライバ回路７に入力され、ドライバ
回路７において供試体１４に合わせて信号変換されて出
力され、当該供試体１４にて入力される。例えば、供試
体１４がＩＥＥＥ８０２．４準拠ＣＢモデム装置である
場合には、その有するインターフェース回路、即ち８０
２．４ＤＴＥ−ＤＣＥシングルエンド型に適合するよう
に、信号変換が行われて、供試体１４に入力される。

【００１３】これに対応して、供試体１４から戻ってく
るフレームＲＦ２は、レシーバ回路８において受信され
て、フレームＲＦ２に対して、前述のドライバ回路７と
逆の変換作用が行われて、フレームＲＦ２が出力され、
フレーム分解回路９に送られる。フレーム分解回路９は
、図３に一例が示されるように、シフトレジスタ２０１
と、パターンマッチング回路２０２と、データ検出回路
２０３と、書込みクロック発生回路２０４と、ＡＮＤ回
路２０５と、Ｄフリップフロップ２０６とを備えて構成
されている。

【００１４】供試体１４より入力されるフレームＲＦ２
は、Ｄフリップフロップ２０６にバッファリングされる
とともに、シフトレジスタ２０１に入力されて逐次パラ
レル変換され、パターンマッチング回路２０２によりＳ
Ｄ信号またはＥＤ信号が照合される。そして、ＳＤ信号
とＥＤ信号に挟まれた部分においてのみ、データ検出回
路２０３から出力されるＲＤ／ＥＢＬ信号がアクティブ
となり、ＡＮＤゲート２０５を介して、バッファメモリ
１０に対してＲＤ信号が出力されるとともに、当該ＲＤ
／ＥＢＬ信号は、データ照合回路１１に送られる。また
書込みクロック発生回路２０４からバッファメモリ１０
に対して、クロックＲｉＣＬＫ信号が発生されて出力さ
れる。

【００１５】バッファメモリ１０も、ファーストイン・
ファーストアウトメモリであり、フレーム分解回路９よ
り入力されるデータ列ＲＤ２は、バッファメモリ１０内
に一時的に格納される。データ照合回路１１においては
、ＲＤ／ＥＢＬ信号が検出されると、メモリ４から読出
されて送信されたデータ列ＴＤ１と同等のデータ列が生
成され、バッファメモリ１０から読出されたデータ列Ｒ
Ｄ３と逐次照合され、不一致が発生した場合には、不一
致の数だけエラーパルスＥＰ３が生成されて出力される
。このエラーパルスＥＰ３は、エラーカウンタ１２にお
いて累積加算され、その累積加算値ＣＮＴ３は、表示器
１３に入力されて目視表示される。

【００１６】なお、予めフレーム数とフレーム長および
フレーム間隔を定めておけば、起動信号発生部２より所
定の間隔で起動パルスＳＰ１を発生することにより、バ
ースト信号による供試体１４における誤り検出と誤り数
との計数が可能となる。

【００１７】次に、本発明の第２の実施例について説明
する。図４は、本発明を示すブロック図である。図４に
示されるように、本実施例は、供試体１４に対応して、
パーソナルコンピュータ２１と、出力ポート２２と、入
力ポート２３と、制御レジスタ２４と、メモリ２５と、
データ照合回路１１と、エラーカウンタ１２と、状態レ
ジスタ２６と、データ発生回路２７と、バッファメモリ
５および１０、フレーム組立回路６、ドライバ回路７、
レシーバ回路８およびフレーム分解回路９を含むフレー
ム処理部２８とを備えて構成される。

【００１８】図４において、出力ポート２２を介して、
制御レジスタ２４に対しては、パーソナルコンピュータ
２１により所定のフレーム長がセットされ、メモリ２５
に対して、パーソナルコンピュータ２１によりデータが
ロードされた後、パーソナルコンピュータ２１から出力
される起動信号ＳＰ１がデータ発生回路２７に入力され
て１フレーム分が送信される。この場合における、供試
体１４に対応する送信作用に関わる、バッファメモリ５
、フレーム組打回路６およびドライブ回路７等の動作は
、前述の第１の実施例の場合と同様である。また、供試
体１４から返されてくる受信信号に対応するレシーバ回
路８、フレーム分解回路９およびバッファメモリ１０の
動作についても、前述の第１の実施例の場合と同様であ
る。

【００１９】データ照合回路１１においては、ＲＤ／Ｅ
ＢＬ信号が検出されると、メモリ２５から読出されて送
信されたデータ列ＴＤ１と同等のデータ列が生成され、
バッファメモリ１０から読出されたデータ列ＲＤ３と逐
次照合され、不一致が発生した場合には、１フレーム分
に対応する不一致の数だけエラーパルスＥＰ３が生成さ
れて出力される。このエラーパルスＥＰ３はエラーカウ
ンタ１２において加算され、その加算値ＣＮＴ３は、状
態レジスタ２６に入力されてセットされるとともに、１
フレーム分のエラーがカウントされた時点において、状
態レジスタ２６からはパーソナルコンピュータ２１に対
して割込み信号ＩＮＴが出力されて、１フレームごとの
エラー数がパーソナルコンピュータ２１に読取られる。

【００２０】これにより、発生するフレーム数およびフ
レーム長を、パーソナルコンピュータ２１により制御す
ることができるようになり、また、誤りの数と発生した
フレームのデータ数から統計的に数値処理することが容
易となり、また、データを記憶媒体に残しながら供試体
に対する試験を行うことも可能となる。また、フレーム
処理部２８のフレーム組立回路６およびフレーム分解回
路９を異なるフレームフォーマット、例えば、ＩＥＥＥ
８０２．３形式で構成することは容易であるから、バッ
ファメモリ長、ドライバ回路７およびレシーバ回路８等
を、最適のフォーマットに対応するように変更構成する
ことにより、本装置は、容易に、より多くの種類のフレ
ーム形式を有する通信装置に対応することが可能となる
。

【００２１】

【発明の効果】以上説明したように、本発明は、バース
ト状の信号を送受信する通信装置および伝送路に対応す
る特性試験の性能を改善することができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図である
。

【図２】第１の実施例に含まれるフレーム組立回路の回
路図である。

【図３】第１の実施例に含まれるフレーム分解回路の回
路図である。

【図４】信号のフレーム構成を示す図である。

【図５】第１の実施例における各信号のタイミングチャ
ートを示す図である。

【図６】本発明の第２の実施例を示すブロック図である
。

【符号の説明】

１，２０　　　　バースト信号発生・誤り検出装置２　
　　　起動信号発生部 ３，２７　　　　データ発生回路 ４，２５　　　　メモリ ５　　　　バッファメモリ ６　　　　フレーム組立回路 ７　　　　ドライバ回路 ８　　　　レシーバ回路 ９　　　　フレーム分解回路 １０　　　　バッファメモリ １１　　　　データ照合回路 １２　　　　エラーカウンタ １３　　　　表示器 １４　　　　供試体 ２１　　　　パーソナルコンピュータ ２２　　　　出力ポート ２３　　　　入力ポート ２４　　　　制御レジスタ ２６　　　　状態レジスタ ２８　　　　フレーム処理部 １０１　　　　スタート検出回路 １０２　　　　エンド検出回路 １０３　　　　シーケンスカウンタ １０４　　　　プリアンブル生成回路 １０５　　　　ＳＤ生成回路 １０６　　　　ＥＤ生成回路 １０７　　　　マルチプレクサ １０８　　　　バッファ １０９　　　　セレクタ １１０　　　　読出しクロック発生回路２０１　　　　
シフトレジスタ ２０２　　　　パターンマッチング回路２０３　　　　
データ検出回路 ２０４　　　　書込みクロック発生回路２０５　　　　
ＡＮＤゲート ２０６　　　　Ｄフリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　予め用意されているテストデータを格
   納する記憶回路と、所定の起動信号の入力に対応して、
   前記記憶回路に格納されている内容を読出して、有限長
   のデータを生成して出力するデータ発生回路と、前記デ
   ータ発生回路より出力されるデータの前後に所定の符号
   を付加し、カプセル化してフレームを形成するフレーム
   組立回路と、カプセル化された前記フレームを信号とし
   て外部の供試体に出力するドライバ回路と、前記外部の
   供試体より入力される信号を受信するレシーバ回路と、
   前記レシーバ回路により受信された信号からフレームを
   検出し、当該フレーム内部のデータ部分を抽出して出力
   するフレーム分解回路と、前記フレーム分解回路から出
   力されるデータと、前記データ発生回路から出力される
   データとの比較照合を行い、データに含まれる誤りを検
   出するデータ照合回路と、前記データ照合回路より出力
   されるデータの誤りの数を計数するエラーカウンタ回路
   と、前記エラーカウンタ回路から出力されるエラーの状
   況を、外部に通知するための手段と、を備えることを特
   徴とするバースト信号発生・誤り検出装置。
2. 【請求項２】供試体に対する試験用として、フレームに
   対してカプセル化されるデータの内容、データ長および
   フレームの送信間隔等を含むテストデータ条件を制御す
   るとともに、前記供試体におけるエラーの状況を実時間
   において記録する試験制御手段と、前記試験制御手段の
   テストデータ条件に対応して、予めテストデータのフレ
   ーム長をセットするフレーム制御回路と、前記試験制御
   手段のテストデータ条件に対応して、予めテストデータ
   を格納するデータ記憶回路と、前記試験制御手段より出
   力される起動信号に対応して、前記データ記憶回路に格
   納されているデータ内容を読出して、前記フレーム制御
   回路により指定されるフレーム長のデータを生成して出
   力するデータ発生回路と、前記データ発生回路より出力
   されるデータの前後に所定の符号を付加し、カプセル化
   してフレームを形成するフレーム組立回路と、カプセル
   化された前記フレームを信号として外部の供試体に出力
   するドライバ回路と、前記外部の供試体より入力される
   信号を受信するレシーバ回路と、前記レシーバ回路によ
   り受信された信号からフレームを検出し、当該フレーム
   内部のデータ部分を抽出して出力するフレーム分解回路
   と、前記フレーム分解回路から出力されるデータと、前
   記データ発生回路から出力されるデータとの比較照合を
   １フレームごとに行い、データに含まれる誤りを１フレ
   ームごとに検出するデータ照合回路と、前記データ照合
   回路より出力されるデータの誤りの数を、１フレームご
   とに計数するエラー計数回路と、前記エラー計数回路か
   ら出力されるエラーの状況を入力して一時的に格納し、
   前記試験制御手段に対する記録用データとして出力する
   エラー状態保持回路と、を備えることを特徴とするバー
   スト信号発生・誤り検出装置。